采用应力记忆技术的半导体器件的制造方法技术

本发明专利技术公开了一种采用应力记忆技术的半导体器件的制造方法，包括：步骤一、完成栅极结构的形成工艺；步骤二、形成用于实现应力记忆技术的具有拉应力的第一氮化硅层，包括：步骤21、采用ALD工艺生长具有拉应力的第一氮化硅子层；步骤22、采用CVD工艺生长具有拉应力的第二氮化硅子层；由第一和第二氮化硅子层叠加形成第一氮化硅层；利用ALD工艺的台阶覆盖性好于CVD工艺的台阶覆盖性的特点，提高第一氮化硅层的台阶覆盖性并从而避免第一氮化硅层在间隔区的顶部产生封口，使位于栅极结构的顶部表面、侧面和所述间隔区的底部表面上的第一氮化硅层的厚度达到要求值。本发明专利技术能改善位于栅极结构侧面和间隔区底部表面上的SMT氮化硅厚度，从而能提高沟道区应力。从而能提高沟道区应力。从而能提高沟道区应力。

【技术实现步骤摘要】
采用应力记忆技术的半导体器件的制造方法


[0001]本专利技术涉及半导体集成电路制造领域，特别是涉及一种采用应力记忆技术(Stress Memorization Technique，SMT)的半导体器件的制造方法。

技术介绍

[0002]SMT技术主要是利用具有拉应力的氮化硅即SMT氮化硅对半导体器件进行作用能使应力转移到半导体器件的沟道区中，使沟道区形成有利于电子迁移率增加的应力结构即具有拉应力结构，这种沟道区的应力结构具有记忆效应即在SMT氮化硅去除后应力依然会保留。
[0003]SMT氮化硅需要覆盖在栅极结构的顶部表面、侧面和栅极结构外的间隔区。随着半导体制造工艺的技术节点不断等比例缩小，栅极结构之间的间隔区的尺寸也会不断缩小，但是为了满足为沟道区转移足够应力的要求，SMT氮化硅的厚度又必须大于要求值。在工艺节点达28nm以下时，采用CVD沉积所需厚度的SMT氮化硅时，往往会在间隔区的顶部产生封口(overhang)，在间隔区顶部产生封口后，后续沉积的SMT氮化硅就不能在填充在间隔区中，间隔区的侧面即为栅极结构的侧面，故最后会使得栅极结构的侧面和间隔区的底部表面的SMT氮化硅的厚度达不到要求值，最后会减少转移到沟道区中的应力，从而影响器件的性能。
[0004]如图1A至图1B所示，是现有采用应力记忆技术的半导体器件的制造方法各步骤中的器件结构示意图；现有采用应力记忆技术的半导体器件的制造方法包括如下步骤：
[0005]步骤一、如图1A所示，在半导体衬底101表面完成栅极结构的形成工艺，栅极结构包括多个，被所述栅极结构所覆盖的区域形成半导体器件的沟道区；各所述栅极结构之间具有间隔区。
[0006]现有中，所述半导体衬底101包括硅衬底。
[0007]所述栅极结构由栅介质层105和多晶硅栅106叠加而成。
[0008]半导体器件包括NMOS和PMOS，在所述半导体衬底101上同时集成有所述NMOS和所述PMOS。图1A中，大括号301所示区域为PMOS的形成区域，大括号302所示区域为NMOS的形成区域。
[0009]在所述NMOS的形成区域中，所述半导体衬底101中形成有P阱103；在所述PMOS的形成区域中，在所述半导体衬底101中形成有N阱102。
[0010]在所述半导体衬底101上还形成有浅沟槽隔离104，通过浅沟槽隔离104定义出有源区。
[0011]所述栅极结构形成后，还包括：
[0012]在所述栅极结构的侧面形成侧墙107的步骤。
[0013]所述侧墙107形成之后，还包括在所述栅极结构两侧的所述半导体衬底101中形成源区和漏区的步骤。
[0014]图1A中，所述侧墙107包括第一重侧墙107a和第二重侧墙107b。所述第一重侧墙
107a形成后，进行LDD注入形成LDD区。PMOS的LDD区为P型LDD区108a，NMOS的LDD区为N型LDD区108b。
[0015]在所述第二重侧墙107b形成后，进行源漏注入形成源区和漏区。图1A中，源区和漏区为对称设置。PMOS的源区和漏区分别由位于栅极结构两侧的P+区109a组成，NMOS的源区和漏区分别由位于栅极结构两侧的N+区109b组成。
[0016]步骤二、采用CVD工艺形成所需厚度的用于实现应力记忆技术的具有拉应力的第一氮化硅层110。
[0017]通常，如图1B所示，在形成所述第一氮化硅层110之前，还包括形成第二氧化硅层109的步骤。
[0018]在步骤二之后，还包括进行退火工艺，所述退火工艺将所述第一氮化硅层110的拉应力转移到所述沟道区中。
[0019]所述退火工艺采用快速热退火工艺。
[0020]随着工艺技术节点的不断等比例缩小，所述间隔区的宽度也会缩小，这样所述第一氮化硅层101对所述间隔区的填充也就变得越来越困难，但是，为了实现将足够的应力转移到所述沟道区中，所述第一氮化硅层101的厚度又需要满足要求值。当所述半导体器件的技术节点为28nm以下，所述第一氮化硅层110的厚度要求值为30nm以上，这时将无法实现对所述间隔区的很好填充。如图1B中的虚线圈112所示，在形成所述第一氮化硅层110的过程中，会在所述间隔区的顶部产生封口。而产生封口后，氮化硅材料无法继续填充在所述间隔区内部，这使得如虚线圈113所示的所述栅极结构的侧面以及虚线圈114所示的所述间隔区的底部表面的所述第一氮化硅层110的厚度变薄，最后会是沟道区的应力变小，影响NMOS的性能。

技术实现思路

[0021]本专利技术所要解决的技术问题是提供一种采用应力记忆技术的半导体器件的制造方法，能防止SMT氮化硅层在栅极结构之间的间隔区的顶部产生封口，从而能增加栅极结构侧面和间隔区的顶部表面的SMT氮化硅的厚度，并从而能提高沟道区的拉应力。
[0022]为解决上述技术问题，本专利技术提供的采用应力记忆技术的半导体器件的制造方法包括如下步骤：
[0023]步骤一、在半导体衬底表面完成栅极结构的形成工艺，栅极结构包括多个，被所述栅极结构所覆盖的区域形成半导体器件的沟道区；各所述栅极结构之间具有间隔区。
[0024]步骤二、形成用于实现应力记忆技术的具有拉应力的第一氮化硅层，包括如下分步骤：
[0025]步骤21、采用ALD工艺生长具有拉应力的第一氮化硅子层，所述第一氮化硅子层覆盖在所述栅极结构的顶部表面、侧面和所述所述间隔区的底部表面上。
[0026]步骤22、采用CVD工艺生长具有拉应力的第二氮化硅子层，所述第二氮化硅子层形成在所述第一氮化硅子层的表面上；由所述第一氮化硅子层和所述第二氮化硅子层叠加形成所述第一氮化硅层；利用ALD工艺的台阶覆盖性好于CVD工艺的台阶覆盖性的特点，提高所述第一氮化硅层的台阶覆盖性并从而避免所述第一氮化硅层在所述间隔区的顶部产生封口，使位于所述栅极结构的顶部表面、侧面和所述所述间隔区的底部表面上的所述第一
氮化硅层的厚度达到要求值。
[0027]进一步的改进是，步骤二中，在形成所述第一氮化硅层之前，还包括形成第二氧化硅层的步骤。
[0028]进一步的改进是，在步骤二之后，还包括进行退火工艺，所述退火工艺将所述第一氮化硅层的拉应力转移到所述沟道区中。
[0029]进一步的改进是，所述退火工艺采用快速热退火工艺。
[0030]进一步的改进是，所述半导体器件包括NMOS和PMOS，在所述半导体衬底上同时集成有所述NMOS和所述PMOS。
[0031]进一步的改进是，在进行所述退火工艺之前，还包括将所述PMOS的形成区域中所述第一氮化硅层去除的步骤；或者，在步骤二完成后，在所述PMOS的形成区域中保留有所述第一氮化硅层的条件下进行所述退火工艺。
[0032]进一步的改进是，所述半导体衬底包括硅衬底。
[0033]进一步的改进是，所述栅极结构由栅介质层和多晶硅栅叠加而成。
[0034]进一步的改进是，在所述NMOS的形成区域中，本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种采用应力记忆技术的半导体器件的制造方法，其特征在于，包括如下步骤：步骤一、在半导体衬底表面完成栅极结构的形成工艺，栅极结构包括多个，被所述栅极结构所覆盖的区域形成半导体器件的沟道区；各所述栅极结构之间具有间隔区；步骤二、形成用于实现应力记忆技术的具有拉应力的第一氮化硅层，包括如下分步骤：步骤21、采用ALD工艺生长具有拉应力的第一氮化硅子层，所述第一氮化硅子层覆盖在所述栅极结构的顶部表面、侧面和所述所述间隔区的底部表面上；步骤22、采用CVD工艺生长具有拉应力的第二氮化硅子层，所述第二氮化硅子层形成在所述第一氮化硅子层的表面上；由所述第一氮化硅子层和所述第二氮化硅子层叠加形成所述第一氮化硅层；利用ALD工艺的台阶覆盖性好于CVD工艺的台阶覆盖性的特点，提高所述第一氮化硅层的台阶覆盖性并从而避免所述第一氮化硅层在所述间隔区的顶部产生封口，使位于所述栅极结构的顶部表面、侧面和所述所述间隔区的底部表面上的所述第一氮化硅层的厚度达到要求值。2.如权利要求1所述的采用应力记忆技术的半导体器件的制造方法，其特征在于：步骤二中，在形成所述第一氮化硅层之前，还包括形成第二氧化硅层的步骤。3.如权利要求2所述的采用应力记忆技术的半导体器件的制造方法，其特征在于：在步骤二之后，还包括进行退火工艺，所述退火工艺将所述第一氮化硅层的拉应力转移到所述沟道区中。4.如权利要求3所述的采用应力记忆技术的半导体器件的制造方法，其特征在于：所述退火工艺采用快速热退火工艺。5.如权利要求4所述的采用应力记忆技术的半导体器件的制造方法，其特征在于：所述半导体器件包括NMOS和PMOS，在所述半导体衬底上同时集成有所述NMOS和所述PMOS。6.如权利要求4所述的采用应力记忆技术的半导体器件的制造方法，其特征在...

【专利技术属性】
技术研发人员：岳庆文，夏禹，
申请(专利权)人：上海华力集成电路制造有限公司，
类型：发明
国别省市：