半导体结构及其制备方法、三维存储器技术

本公开提供了一种半导体结构及其制备方法、三维存储器，涉及半导体芯片技术领域，以降低RC延迟，减小功耗。该半导体结构包括衬底，存储堆叠层设置于衬底上，存储堆叠层包括交替设置的多层第一栅导电层和多层电介质层；多层第一栅导电层依次包括至少一层字线层和至少一层顶部选择栅，第一沟道孔贯穿至少一层顶部选择栅，第二栅导电层设置于第一沟道孔内，第一沟道结构设置于第一沟道孔内，第一沟道结构包括覆盖第一沟道孔的侧壁的第二栅导电层、覆盖第二栅导电层的栅介质层和覆盖栅介质层的第一沟道层，第二栅导电层与顶部选择栅连接。上述半导体结构应用于三维存储器中，以实现数据的读取和写入操作。的读取和写入操作。的读取和写入操作。

【技术实现步骤摘要】
半导体结构及其制备方法、三维存储器


[0001]本公开涉及半导体芯片
，尤其涉及一种半导体结构及其制备方法、三维存储器。

技术介绍

[0002]随着存储单元的特征尺寸接近工艺下限，平面工艺和制造技术变得具有挑战性且成本高昂，这造成2D或者平面NAND闪存的存储密度接近上限。为克服2D或者平面NAND闪存带来的限制，业界已经研发了具有三维结构的存储器(3D NAND)，通过将存储单元三维地布置在衬底之上来提高存储密度。
[0003]在3D NAND中，存储单元三维地布置在衬底之上，栅极分为底层选择栅、中层控制栅以及顶层选择栅(Top Select Gate，简称TSG)三部分，从而将栅极信号分布在三组栅极中，以减小信号之间的串扰。
[0004]但是，目前的TSG的材料为掺杂多晶硅，其电阻率高，会产生RC(电阻电容)延迟，增加功耗。

技术实现思路

[0005]本公开的实施例提供一种半导体结构及其制备方法、三维存储器，以降低RC延迟，减小功耗。
[0006]为达到上述目的，本公开的实施例采用如下技术方案：
[0007]一方面，提供一种半导体结构。所述半导体结构包括衬底、存储堆叠层和第一沟道结构。所述存储堆叠层设置于所述衬底上，所述存储堆叠层包括交替设置的多层第一栅导电层和多层电介质层；沿所述衬底的厚度方向且远离所述衬底，所述多层第一栅导电层依次包括至少一层字线层和至少一层顶部选择栅。所述存储堆叠层具有贯穿所述至少一层顶部选择栅的第一沟道孔。所述第一沟道结构设置于所述第一沟道孔内，所述第一沟道结构包括第二栅导电层、栅介质层和第一沟道层，所述第二栅导电层覆盖所述第一沟道孔的侧壁，且与所述至少一层顶部选择栅连接；所述栅介质层设置于所述第二栅导电层背离所述第一沟道孔的侧壁的一侧，所述第一沟道层设置于所述栅介质层背离所述第二栅导电层的一侧。
[0008]本公开的上述实施例提供的半导体结构，第一沟道孔内设有第二栅导电层，且第二栅导电层覆盖第一沟道孔的侧壁，且与顶部选择栅电连接。在这种情况下，第一沟道结构由第二栅导电层、栅介质层和第一沟道层构成。也就是说，由于顶部选择晶体管无需存储功能，顶部选择晶体管可以被构造为简单的管，从而可以避免第一沟道孔内沉积阻挡层、存储层和隧穿层堆叠结构的工艺，降低成本。此外，第一栅导电层与第二栅导电层可以用不同的材料制成，例如，第一栅导电层可以采用电阻较低的材料制成，以降低RC延迟，减小功耗；栅导电层可以采用功函数较大的材料制成，以满足顶部选择晶体管的预设阈值电压。
[0009]在一些实施例中，所述第一栅导电层的材料包括金属，所述第二栅导电层的材料
的功函数大于4.6eV。
[0010]在一些实施例中，所述存储堆叠层还具有贯穿所述至少一层字线层和至少一层底部选择栅的第二沟道孔，所述第二沟道孔与所述第一沟道孔连通。所述半导体结构还包括第二沟道结构，所述第二沟道结构设置于所述第二沟道孔内，所述第二沟道结构包括依次设置的存储功能层和第二沟道层，所述第二沟道层的一端与所述第一沟道层电连接，另一端与所述衬底电连接；所述存储功能层和所述第二沟道层均与所述第二栅导电层电绝缘。
[0011]在一些实施例中，所述第二沟道层在所述衬底上的正投影与所述第二栅导电层在所述衬底上的正投影相分离。
[0012]在一些实施例中，所述第二沟道结构还包括绝缘垫，所述绝缘垫设置于所述存储功能层远离所述衬底的一侧，所述存储功能层在所述衬底上的正投影，以及所述第二栅导电层在所述衬底上的正投影，均位于所述绝缘垫在所述衬底上的正投影内。
[0013]在一些实施例中，所述第二沟道结构还包括第二沟道填充层和第二连接垫。所述第二沟道填充层设置于所述第二沟道层内侧的间隙。所述第二连接垫设置于所述第二沟道填充层远离所述衬底的一侧，所述第二连接垫与所述第二沟道层电连接。
[0014]在一些实施例中，沿所述衬底的厚度方向，所述第二沟道填充层的高度小于所述第二沟道层的高度，以形成第二凹槽，所述第二凹槽暴露所述第二沟道层的部分侧壁。所述第二连接垫设置于所述第二凹槽内，且与所述第二沟道层所暴露的侧壁电接触，所述第一沟道层在所述衬底的正投影与所述第二连接垫在所述衬底的正投影重叠。
[0015]在一些实施例中，所述第二沟道结构还包括第二沟道填充层，所述第二沟道填充层填充所述第二沟道层内侧的间隙；沿所述衬底的厚度方向，所述第二沟道填充层的高度小于所述第二沟道层的高度，以形成第二凹槽，所述第二凹槽暴露所述第二沟道层的部分侧壁。所述第一沟道层伸入所述第二凹槽，且与所述第二沟道层所暴露的侧壁电接触。
[0016]在一些实施例中，所述存储堆叠层还具有贯穿所述至少一层顶部选择栅的切割沟槽，所述切割沟槽在平行于所述衬底的平面上沿第一方向延伸，以将所述至少一层顶部选择栅划分出多个区域；所述切割沟槽沿所述第一方向延伸的侧壁，由所述第二栅导电层暴露于所述切割沟槽的侧面，及所述存储堆叠层中与所述第二栅导电层对应的膜层暴露于所述切割沟槽的侧面共同限定。所述半导体结构还包括切割结构，所述切割结构设置于所述切割沟槽内。所述切割结构与所述第二栅导电层暴露于所述切割沟槽的侧面，及所述存储堆叠层中与所述第二栅导电层对应的膜层暴露于所述切割沟槽的侧面接触。
[0017]在一些实施例中，所述第一沟道结构在所述衬底上的正投影，位于所述第二沟道结构在所述衬底上的正投影内。
[0018]在一些实施例中，所述第一沟道结构延伸至所述至少一层字线层与所述至少一层顶部选择栅之间的电介质层内。
[0019]在一些实施例中，所述至少一层字线层与所述至少一层顶部选择栅之间的电介质层的厚度，大于所述存储堆叠层中其他的电介质层的厚度。
[0020]在一些实施例中，所述第一沟道结构还包括第一沟道填充层和第一连接垫。所述第一沟道填充层设置于所述第一沟道层内侧的间隙。所述第一连接垫设置于所述第一沟道填充层远离所述衬底的一侧，所述第一连接垫与所述第一沟道层电连接。
[0021]在一些实施例中，沿所述衬底的厚度方向，所述第一沟道填充层的高度小于所述
第一沟道层的高度，以形成第一凹槽，所述第一凹槽暴露所述第一沟道层的部分侧壁。所述第一连接垫设置于所述第一凹槽内，且与所述第一沟道层所暴露的侧壁电接触。
[0022]另一方面，提供一种半导体结构的制备方法。所述制备方法包括：制备中间半导体结构；所述中间半导体结构包括：衬底；设置于所述衬底上的中间堆叠层；所述中间堆叠层包括交替设置的多层牺牲层和多层电介质层，沿所述衬底的厚度方向且远离所述衬底，所述多层牺牲层依次包括至少一层字线牺牲层和至少一层顶部选择栅牺牲层；所述中间堆叠层具有贯穿所述至少一层顶部选择栅牺牲层的第一沟道孔。在所述第一沟道孔内形成第一沟道结构；所述第一沟道结构包括第二栅导电层、栅介质层和第一沟道层，所述第二栅导电层覆盖所述第一沟道孔的侧壁；所述栅介质层设置于所述第二栅导电层背离所述第一沟道孔的侧壁的一侧，所述第一沟道层设置于所述栅介质层本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构，其特征在于，包括：衬底；设置于所述衬底上的存储堆叠层，所述存储堆叠层包括交替设置的多层第一栅导电层和多层电介质层；沿所述衬底的厚度方向且远离所述衬底，所述多层第一栅导电层依次包括至少一层字线层和至少一层顶部选择栅；所述存储堆叠层具有贯穿所述至少一层顶部选择栅的第一沟道孔；以及，设置于所述第一沟道孔内的第一沟道结构，所述第一沟道结构包括第二栅导电层、栅介质层和第一沟道层，所述第二栅导电层覆盖所述第一沟道孔的侧壁，且与所述至少一层顶部选择栅连接；所述栅介质层设置于所述第二栅导电层背离所述第一沟道孔的侧壁的一侧，所述第一沟道层设置于所述栅介质层背离所述第二栅导电层的一侧。2.根据权利要求1所述的半导体结构，其特征在于，所述第一栅导电层的材料包括金属，所述第二栅导电层的材料的功函数大于4.6eV。3.根据权利要求1所述的半导体结构，其特征在于，所述存储堆叠层还具有贯穿所述至少一层字线层和至少一层底部选择栅的第二沟道孔，所述第二沟道孔与所述第一沟道孔连通；所述半导体结构还包括：设置于所述第二沟道孔内的第二沟道结构，所述第二沟道结构包括依次设置的存储功能层和第二沟道层，所述第二沟道层的一端与所述第一沟道层电连接，另一端与所述衬底电连接；所述存储功能层和所述第二沟道层均与所述第二栅导电层电绝缘。4.根据权利要求3所述的半导体结构，其特征在于，所述第二沟道层在所述衬底上的正投影与所述第二栅导电层在所述衬底上的正投影相分离。5.根据权利要求3所述的半导体结构，其特征在于，所述第二沟道结构还包括：设置于所述存储功能层远离所述衬底的一侧的绝缘垫，所述存储功能层在所述衬底上的正投影，以及所述第二栅导电层在所述衬底上的正投影，均位于所述绝缘垫在所述衬底上的正投影内。6.根据权利要求3所述的半导体结构，其特征在于，所述第二沟道结构还包括：第二沟道填充层，设置于所述第二沟道层内侧的间隙；设置于所述第二沟道填充层远离所述衬底的一侧的第二连接垫，所述第二连接垫与所述第二沟道层电连接。7.根据权利要求6所述的半导体结构，其特征在于，沿所述衬底的厚度方向，所述第二沟道填充层的高度小于所述第二沟道层的高度，以形成第二凹槽，所述第二凹槽暴露所述第二沟道层的部分侧壁；所述第二连接垫设置于所述第二凹槽内，且与所述第二沟道层所暴露的侧壁电接触，所述第一沟道层在所述衬底的正投影与所述第二连接垫在所述衬底的正投影重叠。8.根据权利要求3所述的半导体结构，其特征在于，所述第二沟道结构还包括：第二沟道填充层，填充所述第二沟道层内侧的间隙；沿所述衬底的厚度方向，所述第二沟道填充层的高度小于所述第二沟道层的高度，以形成第二凹槽，所述第二凹槽暴露所述第二沟道层的部分侧壁；所述第一沟道层伸入所述第二凹槽，且与所述第二沟道层所暴露的侧壁电接触。
9.根据权利要求1～8中任一项所述的半导体结构，其特征在于，所述存储堆叠层还具有贯穿所述至少一层顶部选择栅的切割沟槽，所述切割沟槽在平行于所述衬底的平面上沿第一方向延伸，以将所述至少一层顶部选择栅划分出多个区域；所述切割沟槽沿所述第一方向延伸的侧壁，由所述第二栅导电层暴露于所述切割沟槽的侧面，及所述存储堆叠层中与所述第二栅导电层对应的膜层暴露于所述切割沟槽的侧面共同限定；所述半导体结构还包括：切割结构，设置于所述切割沟槽内；所述切割结构与所述第二栅导电层暴露于所述切割沟槽的侧面，及所述存储堆叠层中与所述第二栅导电层对应的膜层暴露于所述切割沟槽的侧面接触。10.根据权利要求9所述的半导体结构，其特征在于，所述第一沟道结构在所述衬底上的正投影，位于所述第二沟道结构在所述衬底上的正投影内。11.根据权利要求3所述的半导体结构，其特征在于，所述第一沟道结构延伸至所述至少一层字线层与所述至少一层顶部选择栅之间的电介质层内。12.根据权利要求11所述的半导体结构，其特征在于，所述至少一层字线层与所述至少一层顶部选择栅之间的电介质层的厚度，大于所述存储堆叠层中其他的电介质层的厚度。13.根据权利要求1所述的半导体结构，其特征在于，所述第一沟道结构还包括：第一沟道填充层，设置于所述第一沟道层内侧的间隙；设置于所述第一沟道填充层远离所述衬底的一侧的第一连接垫，所述第一连接垫与所述第一沟道层电连接。14.根据权利要求13所述的半导体结构，其特征在于，沿所述衬底的厚...

【专利技术属性】
技术研发人员：刘佳裔，高庭庭，孙昌志，杜小龙，刘小欣，夏志良，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：