本申请涉及半导体装置中的气泡破裂寄存器。一种示范性寄存器电路，其包括多个时隙以存储相应的地址和数据对。在写操作期间，在被指示为空的多个时隙中的特定时隙之前的所述多个时隙中的每个时隙被移位一个时隙以填充所述特定时隙，使得所述多个时隙的第一端时隙可用于接收新的写地址和数据对。在所述特定时隙之后的所述多个时隙中的每个时隙保留现有的地址和数据对。的地址和数据对。的地址和数据对。
【技术实现步骤摘要】
半导体装置中的气泡破裂寄存器
[0001]本公开总体涉及半导体装置，更具体地说，涉及半导体装置中的气泡破裂寄存器。
技术介绍
[0002]在一些实例中，半导体装置可以使用寄存器来存储有限量的信息。一种类型的寄存器是先进先出(FIFO)寄存器。在FIFO寄存器中，数据按时间顺序移位通过寄存器，使得当满时，在接收到新数据时，最旧的数据被推出。当从FIFO寄存器中的特定时隙消耗数据时，该时隙变空。然而，由于FIFO寄存器的体系结构包括在第一端时隙处将新数据移入寄存器并在第二端时隙处将旧数据移出，所以空时隙保留在寄存器中直到其移出旧端时隙。这可能会导致空数据时隙无法被填充，从而导致FIFO寄存器的使用效率低下。
技术实现思路
[0003]根据本申请的一方面，提供了一种设备。该设备包含：寄存器电路，其包含多个时隙以存储相应的地址和数据对，其中，在写操作期间，在被指示为空的多个时隙中的特定时隙之前的多个时隙中的每个时隙被移位一个时隙以填充特定时隙，使得多个时隙中的第一端时隙可用于接收新的写地址和数据对，其中在特定时隙之后的多个时隙中的每个时隙保留现有的地址和数据对。
[0004]根据本申请的另一方面，提供了一种设备。该设备包含：旗标路径电路，其被配置为维持对应于寄存器的第一相应时隙的第一旗标信号，对应于寄存器的第二相应时隙的第二旗标信号及对应于寄存器的位于第一与第二相应时隙之间的第三相应时隙的第三旗标信号，其中第一、第二及第三旗标信号被配置为分别指示第一、第二及第三数据时隙是否为空；地址路径电路，其包含：第一锁存电路，其对应于第一时隙且被配置为存储第一地址；第二锁存电路，其对应于第二时隙且被配置为存储第二地址；以及第三锁存电路，其对应于第三时隙且被配置为存储第三地址，其中，在写操作期间，并且响应于第一和第二旗标信号指示第一和第二时隙具有有效数据且第三旗标信号指示第三时隙为空，响应于第三旗标信号指示第三时隙为空，将第一地址移位到第三锁存电路，以将第一地址存储为第三地址，并且将新的写地址移位到第一锁存电路，作为第一地址，其中，在写操作期间，基于第一地址到第三锁存电路的移位，转换第三旗标信号以指示第三时隙包含有效数据。
[0005]根据本申请的又一方面，提供了一种方法。该方法包含：在写操作期间：将移位寄存器的多个时隙中的在多个时隙中的被指示为空的特定时隙之前的每个时隙移位一个时隙以填充特定时隙，使得多个时隙中的第一端时隙可用；将新的写地址和数据对移入第一端时隙；以及在特定时隙之后的时隙中保留现有的地址和数据对。
附图说明
[0006]图1是根据本公开的实施例的半导体装置100的示意性框图。
[0007]图2是根据本公开的实施例的计算系统200的框图。
[0008]图3A是根据本公开的实施例的用于处理写命令的半导体装置的逻辑电路300的框图。
[0009]图3B是根据本公开的实施例的用于处理读命令的半导体装置的逻辑电路301的框图。
[0010]图4是根据本公开的实施例的半导体装置的气泡破裂寄存器电路的示意性框图。
[0011]图5描绘了根据本公开的实施例的执行写操作的图4的气泡破裂寄存器电路的一部分的示意性框图。
[0012]图6描绘了根据本公开的实施例的执行读操作的图4的气泡破裂寄存器电路的一部分的示意性框图。
[0013]图7包括根据本公开的实施例的与气泡破裂寄存器相关联的读和写存取的示范性时序图。
具体实施方式
[0014]本公开描述了气泡破裂寄存器或缓冲器体系结构的实例，其被配置为通过选择性地移位所接收的数据以填充空时隙来完全使用寄存器，而不必等待直到空时隙被移出端时隙。气泡破裂寄存器体系结构包括旗标电路和至少一个数据类型电路。旗标电路包括对应于寄存器中的每一时隙的相应旗标，旗标被配置为指示寄存器中的特定时隙当前是否保持有效数据，且数据电路包括对应于每一时隙的相应电路以保持所接收的数据。因此，对于特定时隙，相应旗标指示存储在相应数据电路中的数据是否有效。当特定时隙的相应旗标指示数据无效(例如，寄存器中的空时隙或气泡)时，将新数据移位到寄存器中可导致通过将现有数据从先前时隙移位一个时隙来填充空时隙，使得第一端时隙变得可用于移入新数据，而存储有效数据的后续时隙保持不受影响。例如，寄存器中可以包括四个数据时隙，除了第三时隙之外，所有时隙都保持有效数据。当接收到新数据时，来自第二时隙的数据可以移位以填充空的第三时隙，来自第一时隙的数据可以移位以替换第二时隙中的数据，并且新数据可以移位到第一时隙中。在该实例中，第四时隙可以保持不受移位的影响。
[0015]在一些实例中，可利用气泡破裂寄存器来将有限子集的地址和写数据信息存储在可配置成以低等待时间模式操作的半导体装置中。也就是说，在低等待时间模式中，半导体装置可利用气泡破裂寄存器来存储写数据以代替执行存储器阵列存取以执行读或写命令。低等待时间操作模式可被配置为支持某些类型的应用程序(例如，人工智能(AI)或机器学习(ML)应用程序)的全速计算。由这些应用程序执行的计算可以是需要频繁存取新生成的数据的迭代、数据密集型计算。
[0016]以下阐述某些细节以提供对本公开的实施例的充分理解。然而，所属领域的技术人员将了解，可在没有这些特定细节的情况下实践本公开的实施例。此外，本文所描述的本公开的特定实施例是以实例的方式提供，且不应用于将本公开的范围限于这些特定实施例。在其它情况下，为了避免不必要地模糊本公开，没有详细示出公知的电路、控制信号、时序协议和软件操作。
[0017]图1是根据本公开的实施例的半导体装置100的示意性框图。例如，半导体装置100可以包括芯片135。芯片135可以包括时钟输入电路105、内部时钟生成器107、地址命令输入电路115、地址解码器120、命令解码器125、控制电路121、低等待时间寄存器122、多个行解
码器130，包括读出放大器150和传输门195的存储器单元阵列145、多个列解码器140、多个读/写放大器165、输入/输出(I/O)电路170和电压生成器190。半导体装置100可以包括多个外部端子，包括耦合到命令/地址总线110的地址和命令端子、时钟端子CK和/CK、数据端子DQ、DQS和DM，以及电源端子VDD、VSS、VDDQ和VSSQ。芯片135可以安装在衬底上，例如，存储器模块衬底、母板等。
[0018]存储器单元阵列145包括多个存储体BANK0
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N，每一存储体BANK0
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N都包括多个字线WL、多个位线BL和布置在多个字线WL与多个位线BL的交叉点处的多个存储器单元MC。存储体BANK0
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N的数目可包括2、4、8、16或任何其它数目的存储体。存储体BANK0
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N中的每一个可划分为两个或两个以上存储器平面(例如，列平面)，其可由来自列解码器140的列选择CS信号选择。在一些实例中，存储体BANKO
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N中的每一个可包括2、4、8、本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种设备，其包含：寄存器电路，其包含多个时隙以存储相应的地址和数据对，其中，在写操作期间，在被指示为空的多个时隙中的特定时隙之前的所述多个时隙中的每个时隙被移位一个时隙以填充所述特定时隙，使得所述多个时隙中的第一端时隙可用于接收新的写地址和数据对，其中在所述特定时隙之后的所述多个时隙中的每个时隙保留现有的地址和数据对。2.根据权利要求1所述的设备，其中所述寄存器包括对应于所述多个时隙中的每个时隙的相应旗标信号，其中所述特定时隙基于对应于所述空时隙的所述相应旗标信号而被指示为空。3.根据权利要求1所述的设备，其中在所述写操作之前的读操作期间，响应于检测到读地址与存储在所述特定时隙中的所述地址和数据对的地址匹配，将所述特定时隙转换为所述空指示。4.根据权利要求3所述的设备，其中在读操作期间，所述寄存器被配置为在所述读地址与存储在所述特定时隙中的所述读地址和数据对的所述地址之间执行异或比较。5.根据权利要求3所述的设备，其中在读操作期间，所述寄存器被配置为清除旗标信号以提供与所述特定时隙相关联的所述空指示。6.根据权利要求1所述的设备，其中在所述写操作期间，响应于检测到所述第二时隙包括与所述写地址和数据对中的写地址匹配的先前存储的地址，设置对应于多个时隙中的第二时隙的空指示。7.根据权利要求1所述的设备，其进一步包含被配置为存储写数据的存储器阵列，其中所述写数据和地址在处于第一操作模式时存储在所述寄存器处，且所述写数据在处于第二操作模式时存储在所述存储器阵列处。8.根据权利要求7所述的设备，其进一步包含控制电路，所述控制电路被配置为在所述第一操作模式期间使所述写数据和地址存储在所述寄存器处，且在所述第二操作模式时，使所述写数据存储在所述存储器阵列处。9.根据权利要求7所述的设备，其中所述第一操作模式相对于所述第二操作模式是低等待时间操作模式。10.根据权利要求7所述的设备，其中存储器阵列是动态随机存取存储器DRAM阵列。11.一种设备，其包含：旗标路径电路，其被配置为维持对应于寄存器的第一相应时隙的第一旗标信号，对应于所述寄存器的第二相应时隙的第二旗标信号及对应于所述寄存器的位于所述第一与第二相应时隙之间的第三相应时隙的第三旗标信号，其中所述第一、第二及第三旗标信号被配置为分别指示所述第一、第二及第三数据时隙是否为空；地址路径电路，其包含：第一锁存电路，其对应于第一时隙且被配置为存储第一地址；第二锁存电路，其对应于第二时隙且被配置为存储第二地址；以及第三锁存电路，其对应于所述第三时隙且被配置为存储第三地址，其中，在写操作期间，并且响应于所述第一和第二旗标信号指示所述第一和第二时隙具有有效...
【专利技术属性】
技术研发人员：何源，杨璞，
申请(专利权)人：美光科技公司，
类型：发明
国别省市：
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