具有包含腔结构的局部绝缘体上半导体区域的晶片制造技术

本发明专利技术涉及具有包含腔结构的局部绝缘体上半导体区域的晶片。本公开涉及半导体结构，更具体地涉及具有局部腔结构的晶片及制造方法。一种结构包括具有局部绝缘体上半导体(SOI)区域和体器件区域的体衬底，该局部SOI区域包括体衬底的衬底材料和多个腔结构。域包括体衬底的衬底材料和多个腔结构。域包括体衬底的衬底材料和多个腔结构。

【技术实现步骤摘要】
具有包含腔结构的局部绝缘体上半导体区域的晶片


[0001]本公开涉及半导体结构，更具体地涉及具有局部腔结构的晶片和制造方法。

技术介绍

[0002]当使用体半导体晶片(bulk semiconductor wafer)形成时，诸如射频开关的器件结构容易受到高电容和主体间(body
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to
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body)泄漏的影响。为了减轻这些问题，可以使用绝缘体上硅晶片来代替体晶片。绝缘体上硅晶片包括掩埋绝缘体层，该掩埋绝缘体层设置在提供器件结构的有源器件区域的主体与位于该掩埋绝缘体层下方的衬底的主体之间。减轻高电容和主体间泄漏的影响的另一种措施是提供围绕器件结构的有源器件区域的三阱隔离。

技术实现思路

[0003]在本公开的一方面，一种结构包括体衬底，所述体衬底具有局部绝缘体上半导体(SOI)区域和体器件区域，所述局部SOI区域包括所述体衬底的衬底材料和多个腔结构。
[0004]在本公开的一方面，一种结构包括：至少一个体器件区域，其包括体衬底材料；以及多个局部绝缘体上半导体(SOI)器件区域，其与所述至少一个体器件区域共面，所述局部SOI器件区域包括所述体衬底材料的上层和在所述体衬底材料内具有不同深度的多个腔结构。
[0005]在本公开的一方面，一种方法包括：在体衬底内形成第一深度的非晶区域；在所述体衬底内形成第二深度的非晶区域；去除所述非晶区域以在所述第一深度和所述第二深度处形成腔结构，留下位于所述腔结构上方的所述体衬底的衬底材料；以及用绝缘体材料对所述腔结构加衬里(line)。
附图说明
[0006]在下面的详细描述中，借助本公开的示例性实施例的非限制性示例，参考所提到的多个附图来描述本公开。
[0007]图1示出了根据本公开的一些方面的除其他特征之外的衬底以及相应的制造工艺。
[0008]图2示出了根据本公开的一些方面的除其他特征之外的衬底中的非晶区域以及相应的制造工艺。
[0009]图3示出了根据本公开的一些方面的除其他特征之外的衬底中的另外的非晶区域以及相应的制造工艺。
[0010]图4示出了根据本公开的一些方面的除其他特征之外的不同器件区域中的沟槽以及相应的制造工艺。
[0011]图5示出了根据本公开的一些方面的除其他特征之外的不同器件区域中的腔结构以及相应的制造工艺。
[0012]图6示出了根据本公开的一些方面的除其他特征之外的具有被绝缘体材料填充的腔结构的局部绝缘体上半导体(SOI)区域以及相应的制造工艺。
[0013]图7示出了根据本公开的一些方面的除其他特征之外的局部SOI区域的重结晶半导体材料以及相应的制造工艺。
[0014]图8示出了根据本公开的一些方面的除其他特征之外的体区域和局部SOI区域的重结晶半导体材料上的器件以及相应的制造工艺。
[0015]图9示出了根据本公开的另外的方面的结构。
具体实施方式
[0016]本公开涉及半导体结构，更具体地涉及具有局部腔结构的晶片及制造方法。更具体地，本公开涉及具有由体晶片(例如Si晶片)形成的腔结构的局部绝缘体上半导体(SOI)区域。有利地，本公开提供了位于同一晶片上的体器件和SOI器件，其中局部SOI区域具有腔结构，这些腔结构针对可变的设计标准具有不同的深度。
[0017]在实施例中，具有腔结构的局部SOI区域嵌入在体晶片(例如，Si)内。具有腔结构的局部SOI区域将具有可变的衬底厚度(例如Tsi1、Tsi2等)。局部SOI区域中的衬底的厚度可通过注入能量(例如氩注入能量)来改变。在实施例中，局部SOI区域的掩埋氧化物区域中可以包括腔结构，其中掩埋氧化物也具有可变的厚度。腔结构还可以包括部分地氧化的柱，以用于散热或主体偏置。
[0018]晶片还包括体区域，该体区域包括位于具有局部SOI区域的同一晶片上的掩埋多晶区域和/或重结晶区域。以此方式，体晶片(例如体区域)可具有掩埋富陷阱/损伤层。局部SOI区域和体区域针对器件制造共面。例如，在实施例中，体区域可以包括例如位于掩埋多晶材料上方的无源器件；然而，包括具有腔结构的局部SOI区域的晶片的其他区域也可以包括有源器件。
[0019]具有腔结构的局部SOI区域可通过本文更详细描述的注入工艺来形成。例如，可以使用通过薄氧化物层注入重物质(species)来形成非晶区域。这在非晶区域上方留下了薄的c
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Si层。在浅沟槽隔离(STI)工艺、深沟槽(DT)工艺等过程中通过Si缺陷蚀刻或类似的蚀刻去除非结晶Si区域之后，晶体Si将成为局部SOI区域的上部半导体层。
[0020]本公开的结构可以使用多种不同的工具，以多种方式来制造。然而，一般而言，这些方法和工具用于形成尺寸为微米和纳米级的结构。用于制造本公开的结构的方法(即，技术)已经从集成电路(IC)技术中采用。例如，这些结构被构建在晶片上，并且通过在晶片顶部执行光刻工艺而图案化的材料膜中实现。特别地，用于结构的制造使用三个基本构建块：(i)在衬底上沉积材料薄膜，(ii)通过光刻成像在膜顶部上施加图案化的掩模，以及(iii)对掩模选择性地蚀刻膜。
[0021]图1示出了根据本公开的一些方面的除其他特征之外的衬底以及相应的制造工艺。更具体地，图1的结构10示出了衬底12。衬底12是体晶片，其优选地由Si材料组成。但是，在实施例中，衬底12可以由任何合适的体衬底材料组成，例如Si、SiGe、SiGeC、SiC、GaAs、InAs、InP和其他III/V或II/VI化合物半导体。在优选实施例中，衬底12包括任何合适的晶体取向(例如(100)、(110)、(111)或(001)晶体取向)。
[0022]仍然参考图1，在衬底12上沉积衬垫(pad)材料(例如氧化物)14。可以使用任何合
适的沉积工艺将衬垫氧化物14沉积在衬底12上。例如，可以使用本领域技术人员公知的化学气相沉积(CVD)工艺将衬垫氧化物14沉积在衬底12上，从而不需要进一步的说明。
[0023]图2示出了衬底12中的非晶区域20、22以及相应的制造工艺。如下面更详细地描述的，通过一定能量水平的注入工艺，在衬底12内的特定深度Tsi1处的不同的器件区域100、300形成非晶区域20、22。该注入工艺导致衬底12的体材料位于不同器件区域100、300中的非晶区域20、22之上和之下，从而有效地开始形成局部绝缘体上半导体(SOI)区域。
[0024]更具体地，在图2中，在衬垫氧化物材料14上方沉积掩模16。掩模16是任何已知的注入掩模，其可以包括光敏材料层(例如有机光致抗蚀剂层)，该光敏材料层通过旋涂工艺施加，然后被预烘烤，暴露于通过光掩模投射的光下，曝光后烘烤，以及利用化学显影剂进行显影。本领域技术人员应当理解，注入掩模16具有足以阻止掩蔽区域接收一定剂量的注入离子的厚度和停止能力。
[0025]对掩模16进行图案化以在器件区域100、300中形成开口18。掩模16的图案化可通过本领域技术人员本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种结构，其包括体衬底，所述体衬底具有局部绝缘体上半导体(SOI)区域和体器件区域，所述局部SOI区域包括所述体衬底的衬底材料和多个腔结构。2.根据权利要求1所述的结构，其中所述多个腔结构用绝缘体材料作衬里并且包括空隙。3.根据权利要求2所述的结构，进一步包括浅沟槽隔离结构，所述浅沟槽隔离结构延伸到所述局部SOI区域中的所述多个腔结构。4.根据权利要求1所述的结构，其中所述多个腔结构在所述局部SOI区域的不同器件区域中具有不同尺寸。5.根据权利要求1所述的结构，其中所述腔结构上方的所述衬底材料在所述局部SOI区域的不同器件区域中具有可变的厚度。6.根据权利要求5所述的结构，其中所述多个腔结构上方的所述衬底材料是晶体Si材料。7.根据权利要求1所述的结构，其中所述体器件区域包括掩埋富陷阱/损伤层以及位于所述掩埋富陷阱/损伤层之上的器件以及围绕所述掩埋富陷阱/损伤层的深沟槽隔离结构。8.根据权利要求1所述的结构，其中所述体器件区域包括多晶层和位于所述多晶层上的无源器件。9.根据权利要求1所述的结构，其中所述体器件区域和所述局部SOI区域是共面的。10.根据权利要求1所述的结构，还包括位于所述多个腔结构之间的部分氧化的半导体柱。11.一种结构，包括：至少一个体器件区域，其包括体衬底材料；以及多个局部绝缘体上半导体(SOI)器件区域，其与所述至少一个体器件区域共面，所述局部SOI器件区域包括所述体衬底材料的上层和在所述体...

【专利技术属性】
技术研发人员：S，
申请(专利权)人：格芯美国集成电路科技有限公司，
类型：发明
国别省市：