半导体装置制造方法及图纸

公开了一种半导体装置，所述半导体装置包括：有源区，在基底上沿第一方向延伸；沟道层，在有源区上彼此竖直间隔开；栅极结构，沿第二方向延伸并且与有源区相交，栅极结构围绕沟道层；源区/漏区，位于有源区上并且与沟道层接触；以及接触插塞，连接到源区/漏区，其中，源区/漏区包括：第一外延层，位于沟道层的侧表面上并且包括第一杂质；第二外延层，位于第一外延层上并且包括第一杂质和第二杂质；以及第三外延层，位于第二外延层上并且包括第一杂质，并且在水平剖视图中，第二外延层包括具有在第一方向上的沿着第二方向增大的厚度的外围部分。分。分。

【技术实现步骤摘要】
半导体装置
[0001]于2020年8月28日在韩国知识产权局提交的且题为“半导体装置”的第10
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2020
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0109329号韩国专利申请通过引用全部包含于此。


[0002]实施例涉及一种半导体装置。

技术介绍

[0003]随着对半导体装置的高性能、高速度和/或多功能性等的需求的增加，半导体装置的集成度也已经增大。

技术实现思路

[0004]实施例可以通过提供一种半导体装置来实现，所述半导体装置包括：有源区，在基底上沿第一方向延伸；多个沟道层，在有源区上彼此竖直间隔开；栅极结构，沿第二方向延伸并且与位于基底上的有源区和多个沟道层相交，栅极结构围绕所述多个沟道层；源区/漏区，在栅极结构的至少一侧上位于有源区上并且与所述多个沟道层接触；以及接触插塞，连接到源区/漏区并沿竖直方向延伸，其中，源区/漏区包括位于所述多个沟道层的侧表面上并且包括第一杂质的第一外延层、位于第一外延层上并且包括第一杂质和第二杂质的第二外延层以及位于第二外延层上并且包括第一杂质的第三外延层，并且在所述多个沟道层中的一个沟道层的高度水平处的平面的水平剖视图中，第二外延层包括具有在第一方向上测量的沿着第二方向增大的厚度的外围部分。
[0005]实施例可以通过提供一种半导体装置来实现，所述半导体装置包括：有源区，在基底上沿第一方向延伸；多个沟道层，在有源区上彼此竖直间隔开；栅极结构，沿第二方向延伸并且与位于基底上的有源区和所述多个沟道层相交，栅极结构围绕所述多个沟道层；以及源区/漏区，在栅极结构的至少一侧上位于有源区上并且与所述多个沟道层接触，其中，源区/漏区包括：第一外延层，与所述多个沟道层的侧表面和有源区接触并且包括硅锗(SiGe)和硼(B)；以及第二外延层，位于第一外延层上并且包括硅锗(SiGe)、硼(B)和碳(C)，并且第二外延层覆盖第一外延层的在第二方向上的端部。
[0006]实施例可以通过提供一种半导体装置来实现，所述半导体装置包括：有源区，在基底上沿第一方向延伸；栅极结构，沿垂直于第一方向的第二方向延伸，并且与有源区相交；以及源区/漏区，在栅极结构的两侧处位于有源区的凹进区域上，源区/漏区包括多个外延层，其中：源区/漏区的所述多个外延层包括：第一外延层，覆盖有源区的凹进区域的内壁；以及第二外延层，在有源区的凹进区域中位于第一外延层上，第一外延层和第二外延层包括具有不同成分的硅锗(SiGe)，第一外延层和第二外延层中的每个包括包含硼(B)的第一杂质，第二外延层还包括包含碳(C)的第二杂质，并且第一外延层和第二外延层中的至少一个包括在第一方向上具有不同厚度的不同部分。
附图说明
[0007]通过参照附图详细描述示例性实施例，特征对于本领域技术人员将是明显的，在附图中：
[0008]图1是根据示例实施例的半导体装置的平面图；
[0009]图2A、图2B和图2C是根据示例实施例的半导体装置的剖视图；
[0010]图3A、图3B、图3C和图3D是根据示例实施例的半导体装置的水平剖视图；
[0011]图4是根据示例实施例的半导体装置的剖视图；
[0012]图5A是根据示例实施例的半导体装置的剖视图；
[0013]图5B是根据示例实施例的半导体装置的水平剖视图；
[0014]图6是根据示例实施例的半导体装置的剖视图；
[0015]图7是根据示例实施例的半导体装置的剖视图；以及
[0016]图8至图15是根据示例实施例的制造半导体装置的方法中的阶段的图。
具体实施方式
[0017]图1是根据示例实施例的半导体装置的平面图。图2A、图2B和图2C是根据示例实施例的半导体装置的剖视图，例如，图1的半导体装置的分别沿着线I
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I'、线II
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II'和线III
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III'截取的剖视图。图3A示出了根据示例实施例的半导体装置的水平剖视图，例如，图2A的半导体装置的沿着线IV
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IV'和线V
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V'截取的(例如，如沿着竖直Z方向从上方观看的)剖视图。
[0018]线IV
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IV'是在与半导体装置100的沟道层141、142和143中的一个(例如，第三沟道层143)对应的高度水平处沿着水平表面(X
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Y平面)切割半导体装置100的线。线V
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V'是在与半导体装置100的沟道层141、142和143之间的栅电极165(例如，位于第二沟道层142与第三沟道层143之间的栅电极165)对应的高度水平处沿着水平表面(X
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Y平面)切割半导体装置100的线。在下文中，半导体装置100的被线IV
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IV'切割的切割表面将被称为第一水平剖视图，并且半导体装置100的被线V
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V'切割的切割表面将被称为第二水平剖视图。
[0019]第一水平剖视图和第二水平剖视图可以被理解为通过切割半导体装置100使得沿着平行于基底101的上表面的方向切割源区/漏区150而获得的剖面。
[0020]参照图1至图3A，半导体装置100可以包括基底101、位于基底101上的有源区105、位于有源区105上的沟道结构140(包括彼此竖直间隔开的多个沟道层141、142和143)、与多个沟道层141、142和143接触的源区/漏区150、与有源区105相交的栅极结构160以及连接到源区/漏区150的接触结构180。
[0021]半导体装置100还可以包括器件隔离层110和层间绝缘层190。栅极结构160可以包括栅极介电层162、栅电极165、间隔件层164和栅极盖层166。
[0022]在半导体装置100中，有源区105可以具有鳍结构，栅电极165可以位于有源区105与沟道结构140之间、位于沟道结构140的多个沟道层141、142和143之间以及位于沟道结构140上方。在示例实施例中，半导体装置100可以通过沟道结构140、源区/漏区150和栅极结构160而包括作为栅极全包围型场效应晶体管的多桥沟道FET(MBCFET
TM
)的晶体管。晶体管可以是例如PMOS晶体管。
[0023]基底101可以具有沿X方向和Y方向(例如，在X
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Y平面中)延伸的上表面。基底101可
以包括半导体材料，例如，IV族半导体、III
‑
V族化合物半导体或II
‑
VI族化合物半导体。在示例实施例中，IV族半导体可以包括硅、锗或硅锗。基底101可以被提供为体晶圆、外延层、绝缘体上硅(SOI)层、绝缘体上半导体(SeOI)层等。如在此所使用的，术语“或”不是排它性术语，例如，“A或B”将包括A、B或者A和B。
[0024]器件隔离层110可以限定基底101中的有源区105。器件隔离层110可以通过例如浅沟槽隔离(STI)工艺形成。在示例实施例中，器件隔离层110还本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体装置，所述半导体装置包括：有源区，在基底上沿第一方向延伸；多个沟道层，在所述有源区上彼此竖直间隔开；栅极结构，在基底上沿第二方向延伸并且与所述有源区和所述多个沟道层相交，所述栅极结构围绕所述多个沟道层；源区/漏区，在所述栅极结构的至少一侧上位于所述有源区上并且与所述多个沟道层接触；以及接触插塞，连接到所述源区/漏区并沿竖直方向延伸，其中：所述源区/漏区包括：第一外延层，位于所述多个沟道层的侧表面上并且包括第一杂质；第二外延层，位于所述第一外延层上并且包括所述第一杂质和第二杂质；以及第三外延层，位于所述第二外延层上并且包括所述第一杂质，并且在所述多个沟道层中的一个沟道层的高度水平处的平面的水平剖视图中，所述第二外延层包括具有在所述第一方向上测量的沿着所述第二方向增大的厚度的外围部分。2.根据权利要求1所述的半导体装置，其中：所述第一杂质包括硼，并且所述第二杂质包括碳。3.根据权利要求2所述的半导体装置，其中：所述第二外延层包括硅锗，并且所述第二外延层包括浓度为0.5at％至4at％的碳。4.根据权利要求3所述的半导体装置，其中：所述第一外延层包括硅锗，并且所述第二外延层的锗浓度比所述第一外延层的锗浓度大。5.根据权利要求1至4中的任何一项所述的半导体装置，其中，在所述水平剖视图中，所述第二外延层包括：基本平坦的第一表面，以及第二表面，作为从所述第一表面弯折并且在远离所述栅极结构的方向上凸出的弯曲表面。6.根据权利要求1至4中的任何一项所述的半导体装置，其中，在所述水平剖视图中，所述第二外延层的与所述第三外延层接触的一个表面包括朝向所述第一外延层向内凹入的部分。7.根据权利要求1至4中的任何一项所述的半导体装置，其中，在所述水平剖视图中，所述第二外延层的与所述第三外延层接触的一个表面基本是平坦的。8.根据权利要求1所述的半导体装置，其中，在所述水平剖视图中，所述第一外延层包括：中心部分，具有作为所述第一外延层的在所述第一方向上测量的最大厚度的第一厚度，以及外围部分，所述外围部分的在所述第一方向上的厚度沿着所述第二方向朝向所述外围部分的端部减小。
9.根据权利要求1所述的半导体装置，其中，在所述水平剖视图中：所述第二外延层包括在所述第一方向上具有第一厚度的中心部分，并且所述第二外延层的所述外围部分在所述第一方向上的所述厚度是第二厚度，并且所述第二厚度是所述第一厚度的1倍至2倍。10.根据权利要求1所述的半导体装置，其中：所述第一外延层的厚度和所述第二外延层的所述厚度的总和为2nm至5nm，并且所述第二外延层的所述厚度在从所述第一外延层的所述厚度和所述第二外延层的所述厚度的总和的35％至100％的范围内。11.根据权利要求1至4中的任何一项所述的半导体装置，其中，所述第二外延层的上端定位在比所述第一外延层的上端的高度水平高的高度水平处。12.一种半导体装置，所述半导体装置包括：有源区，在...

【专利技术属性】
技术研发人员：金东宇，金真范，金傔，金度希，李承勳，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：