半导体装置制造方法及图纸

本发明专利技术的实施方式提供一种电特性得到提升的半导体装置。实施方式的半导体装置具有：衬底，具有第1端子；第1半导体存储芯片，设置在衬底上，具有第1焊垫；第2半导体存储芯片，设置在第1半导体元件上，具有第2焊垫；第1键合线，连接第1端子与第1焊垫；及第2键合线，从第1端子上与第1键合线不同的坐标位置连接第1端子与第1焊垫或第2焊垫。与第1焊垫或第2焊垫。与第1焊垫或第2焊垫。

【技术实现步骤摘要】
半导体装置
[0001]相关申请的引用
[0002]本申请案基于2020年08月28日提出申请的日本专利申请案第2020
‑
144745号的优先权而主张优先权利益，通过引用将其全部内容并入本文中。


[0003]本专利技术的实施方式涉及一种半导体装置。

技术介绍

[0004]有一种方法，是在以往由NAND(Not
‑
AND：与非)闪速存储芯片积层而成的封装中，考虑电特性方面，通过使信号与电源的布线并行来减少电感，使动作稳定。为了使动作更稳定而强化电源。

技术实现思路

[0005]本专利技术的实施方式提供一种电特性得到提升的半导体装置。
[0006]实施方式的半导体装置具有：衬底，具有第1端子；第1半导体存储芯片，设置在衬底上，具有第1焊垫；第2半导体存储芯片，设置在第1半导体元件上，具有第2焊垫；第1键合线，连接第1端子与第1焊垫；及第2键合线，从第1端子上与第1键合线不同的坐标位置处连接第1端子与第1焊垫或第2焊垫。
[0007]根据所述构成，可提供一种电特性得到提升的半导体装置。
附图说明
[0008]图1是实施方式的半导体装置的示意剖视图。
[0009]图2是实施方式的半导体装置的俯视图。
[0010]图3是实施方式的半导体装置的俯视图。
[0011]图4是实施方式的半导体装置的示意剖视图。
[0012]图5是实施方式的半导体装置的俯视图。
[0013]图6是实施方式的半导体装置的示意剖视图。
[0014]图7是实施方式的半导体装置的示意剖视图。
[0015]图8是实施方式的半导体装置的示意剖视图。
[0016]图9是实施方式的半导体装置的示意剖视图。
具体实施方式
[0017]以下，参照附图对实施方式进行说明。
[0018]本说明书中，对若干要素附加了多种表述例。此外，这些表述例仅为例示，并非否定所述要素能以其它表述来表达。另外，针对未附加多种表述的要素，也可以其它表述来表达。
[0019]另外，附图是示意图，有时厚度与平面尺寸的关系或各层的厚度比例等与实际情况不同。另外，有时附图相互之间也包含彼此的尺寸关系或比例不同的部分。另外，在附图中省略了一部分符号。
[0020](第1实施方式)
[0021]第1实施方式涉及半导体装置。图1表示半导体装置100的示意剖视图。图2及图3表示半导体装置100的主要部分的俯视图。更具体来说，实施方式的半导体装置100是搭载有NAND闪速存储芯片等的半导体封装。此外，X方向、Y方向及Z方向优选相互交叉且相互正交。
[0022]半导体装置100是存储装置的一例。半导体装置100包含具有端子的衬底1、具有焊垫的半导体存储芯片2(2A、2B)、第1键合线6、第2键合线7、控制器芯片8、密封材9及焊料球10。
[0023]衬底1是半导体存储芯片2的支撑衬底。更具体来说，衬底1是多层布线衬底。在衬底1的第1面侧设置有半导体存储芯片2。衬底1的与第1面相向的第2面侧设置有用于与半导体装置100的外部连接的焊料球10等半球状电极。
[0024]衬底1经由键合线与半导体存储芯片2电连接。衬底1具有与半导体存储芯片2连接的端子。端子包括电源用端子、IO(Input/Output：输入/输出)用端子、接地用端子及除IO以外的信号用端子等多种端子，各端子设置在衬底1上。例如IO用端子是用于半导体存储芯片2的数据输入输出的端子。例如，信号用端子是用于控制半导体存储芯片2的动作的控制信号输入的端子，图2表示衬底1与半导体存储芯片2的布线的一例。图2表示4个端子(3A、3B、3C、3x)。可在端子3A与端子3x之间也存在多个端子。在图2及图3中，多根键合线从作为第1端子的端子3A处与半导体存储芯片2连接。
[0025]在图2及图3中，第1端子3A是电源用端子或接地用端子。当第1端子3是电源用端子时，第2端子3B是接地用端子，第3端子3C是IO用端子。第3端子3C与第1端子3A及第2端子3B相邻，位于第1端子3A与第2端子3B之间。当第1端子3A是接地用端子时，第2端子3B是电源用端子，第3端子3C是IO用端子。因IO用端子是差动布线用端子的情况也包含在实施方式中，所以在电源用端子与接地用端子之间，设置有1个或2个IO用端子。施加给接地用端子的电压低于施加给电源用端子的电压。
[0026]半导体存储芯片2设置在衬底1上。半导体存储芯片2是进行数据读写的半导体芯片。作为非易失性存储芯片，可使用NAND存储芯片、相变存储芯片、阻变存储芯片、铁电存储芯片、及磁性存储芯片等。作为易失性存储芯片，可使用DRAM(DynamicRandom Access Memory：动态随机存取存储器)等。优选的是，半导体存储芯片2除个体差异以外为同一电路且为同一构造的半导体芯片。另外，在本实施方式中，作为半导体存储芯片2可使用非易失性存储芯片与易失性存储芯片。关于使半导体存储芯片2在Y方向上错落地积层的段数，不仅可如图1般设为2段，也可设为3段以上，但从为了进行高速动作而强化电源使其高速动作的观点来说，如图1般积层的段数(以第1键合线6A连接的半导体存储芯片2的数量)优选为2段。
[0027]如图1所示，在包含多个半导体存储芯片2的情况下，半导体存储芯片2优选在Y方向上错开地沿Z方向积层。在包含多个半导体存储芯片2的情况下，例如图1等所示，在衬底1上设置有第1半导体存储芯片2A，在第1半导体存储芯片2A上设置有第2半导体存储芯片2B。
[0028]半导体存储芯片2之间或半导体存储芯片2与衬底1之间优选以未图示的粘接性树
脂膜固定。
[0029]半导体存储芯片2具有作为用于与衬底1或其它半导体存储芯片2连接的端子的焊垫。焊垫包括电源用焊垫、IO用焊垫、接地用焊垫及除IO以外的信号用焊垫等多种焊垫，分别设置在半导体存储芯片2上，且与半导体存储芯片2的布线连接。图2及图3表示衬底1与半导体存储芯片2的布线的一例。在图2及图3中，表示第1半导体存储芯片2A的4个焊垫(4A、4B、4C、4x)。另外，在图2及图3中，表示第2半导体存储芯片2B的4个焊垫(5A、5B、5C、5x)。可在焊垫4A与焊垫4x之间以及焊垫5A与焊垫5x之间也存在多个焊垫。在图2及图3中，衬底1的第1端子3A、第1半导体存储芯片2A的第1焊垫4A与第2半导体存储芯片2B的第2焊垫5A经由两根键合线6、7电连接。
[0030]第1焊垫4A与第1半导体存储芯片2A的第1布线连接，第2焊垫5A与第2半导体存储芯片2B的第2布线连接。第1布线及第2布线两者都是电源布线或接地布线中的任一种。也就是说，第1焊垫4A及第2焊垫5A两者都是电源用焊垫或接地用焊垫中的任一种。
[0031]第1半导体存储芯片2A与第2半导体存储芯片2B具有共通的存储器电路，第1半导体存储芯片2A的第1焊垫4A对应于第2半导体存储芯片2B的第2焊垫5本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体装置，具备：衬底，设置有第1端子；第1半导体芯片，设置在所述衬底上，具有第1焊垫；第2半导体芯片，设置在所述第1半导体芯片上，具有第2焊垫；第1键合线，连接所述第1端子与所述第1焊垫；第2键合线，连接所述第1焊垫与所述第2焊垫；及第3键合线，连接所述衬底与所述第1焊垫或第2焊垫。2.根据权利要求1所述的半导体装置，其中所述第3键合线的一端部连接于所述第1端子。3.根据权利要求1所述的半导体装置，其中所述第1焊垫与所述第1半导体芯片的第1布线连接，所述第2焊垫与所述第2半导体芯片的第2布线连接，所述第1布线及第2布线两者都是电源布线或接地布线中的任一种。4.根据权利要求1至3中任一项所述的半导体装置，其中所述衬底设置有第2端子及第3端子，所述第3端子设置在所述第1端子与所述第2端子之间，所述第1半导体芯片设置有第3焊垫及第4焊垫，所述第4焊垫设置在所述第1焊垫与所述第3焊垫之间，所述半导体装置还具有第4键合线及第5键合线，所述第4键合线连接所述第2端子与所述第3焊垫，所述第5键合线连接所述第3端子与所述第4焊垫，所述第1焊垫与所述第1半导体芯片的第1布线连接，所述第2焊垫与所述第2半导体芯片的第2布线连接，所述第3焊垫与所述第1半导体芯片的第3布线连接，所述第4焊垫与所述第1半导体芯片的第4布线连接，所述第1布线及所述第2布线、与所述第3布线中的一者是电源布线，另一者是接地布线，所述第4布线是信号布线。5.根据权利要求1至3中任一项所述的半导体装置，其中所述衬底设置有所述第2端子及第3端子，所述第3端子设置在所述...

【专利技术属性】
技术研发人员：佐野雄一，
申请(专利权)人：铠侠股份有限公司，
类型：发明
国别省市：