一种三维堆叠电容集成结构及其制作方法技术

本发明专利技术涉及一种三维堆叠电容集成结构，包括：衬底，所述衬底具有正面和与正面相对的背面；一个或多个电容，所述电容包括多个电容极板以及夹在相邻电容极板之间的电容介质，其中所述电容极板为贯穿衬底的顶面和底面的平板。本发明专利技术还涉及一种三维堆叠电容集成结构的制作方法。作方法。作方法。

【技术实现步骤摘要】
一种三维堆叠电容集成结构及其制作方法


[0001]本专利技术涉及半导体封装
，尤其涉及一种三维堆叠电容集成结构及其制作方法。

技术介绍

[0002]近年来,电容成已经为微波射频电路中不可缺少的元件，具有直流隔离、滤波、耦合、调谐、整流等作用。随着集成电路的工作频率越来越高，速率越来越快，电子系统中的电路供电网络的噪声问题也越来越严重，对于电容的退耦作用的需求也迅速提高。尤其是当前备受瞩目的AI和HPC类产品，这两类产品的工作频率的提高使其对高密度电容和低寄生电感电容的需求也随之提高。
[0003]目前电容结构的集成主要有以下两种方式：
[0004](1)使用集成无源器件(IPD)片上电容元件实现集成，该方式使用的电容多为MIM形式的平面电容，通过水平方向的两层平面金属电极板夹上电容介质层形成MIM电容结构。由于平面空间有限，该集成方式下产生的MIM电容结构的容值有限，电容密度低。
[0005](2)通过在衬底上刻蚀深孔，在孔槽中实现垂直方向的MIM电容结构。这种方式虽然利用了纵向空间，但由于其依然是MIM结构，电容的容值有限，同时每个电容单元之间都需要通过重布线层(RDL)进行并联，增加了寄生电感。
[0006]针对
技术介绍
所提到的上述问题，需要一种新的研究思路和解决方法。

技术实现思路

[0007]从现有技术出发，本专利技术的任务是提供一种三维堆叠电容集成结构及其制作方法，通过在衬底上垂直制作M1I1M2I2...M
n
电容结构，并将多个M1I1M2I2...M
n
电容堆叠，可以提高电容容值和电容密度，减小衬底面积开销，降低寄生电感。
[0008]在本专利技术的第一方面，针对现有技术中存在的问题，本专利技术提供一种三维堆叠电容集成结构，包括：
[0009]衬底，所述衬底具有正面和与正面相对的背面；
[0010]一个或多个电容，所述电容包括多个电容极板以及夹在相邻电容极板之间的电容介质，其中所述电容极板为贯穿衬底的顶面和底面的平板。
[0011]在本专利技术的一个优选方案中规定，还包括：
[0012]通孔，其垂直贯穿所述衬底；
[0013]重布线层，其布置在所述衬底的正面和背面，所述重布线层与所述电容、所述通孔电连接。
[0014]在本专利技术的另一优选方案中规定，所述衬底正面的重布线层与Bump电连接；
[0015]所述衬底正面的重布线层通过Bump与芯片电连接；
[0016]所述衬底背面的重布线层与焊球电连接。
[0017]在本专利技术的又一优选方案中规定，所述电容是M1I1M2I2...M
n
电容，其中n≥4。
[0018]在本专利技术的另一优选方案中规定，多个所述电容通过金属键合的方式两两键合。
[0019]在本专利技术的第二方面，针对现有技术中存在的问题，本专利技术提供一种三维堆叠电容集成结构的制作方法，包括：
[0020]在晶圆衬底正面沉积绝缘介质层；
[0021]在晶圆衬底正面制作电容，首先在衬底正面的绝缘介质层上形成电容极板，然后在电容极板上沉积电容介质，在电容介质上形成电容极板；
[0022]将多片晶圆进行键合；
[0023]对键合后的多层晶圆划片；
[0024]将划片后的条形晶圆90
°
转向，水平放置于载片上；
[0025]将多个水平放置的条形晶圆重组，形成平板结构。
[0026]在本专利技术的一个优选方案中规定，所述绝缘介质层用于电容极板和衬底的绝缘。
[0027]在本专利技术的另一优选方案中规定，在晶圆衬底正面制作电容包括多次重复电容极板和电容介质的形成步骤，从而在衬底正面形成电容，所述电容包括N个电容极板以及夹在相邻电容极板之间的电容介质，其中N是大于或等于2的整数。
[0028]在本专利技术的另一优选方案中规定，在平板结构的衬底上进行通孔刻蚀，沉积介质层，然后电镀金属层，形成导电通孔；
[0029]所述介质层的材料是氧化硅。
[0030]在本专利技术的又一优选方案中规定，还包括在平板结构的正面和背面制作多层重布线层，制作所述重布线层时，先涂覆曝光胶，经过曝光、显影形成线路图形，在线路图形上电镀金属形成一层金属布线层，重复操作以形成多层重布线层。
[0031]在本专利技术的另一优选方案中规定，还包括在晶圆衬底背面沉积绝缘介质层；
[0032]在晶圆衬底背面制作电容，首先在衬底背面的绝缘介质层上形成电容极板，然后在电容极板上沉积电容介质，在电容介质上形成电容极板。
[0033]本专利技术至少具有下列有益效果：本专利技术公开了一种三维堆叠电容集成结构及其制作方法，可以充分利用衬底上纵向空间，减小了平面面积开销；三维堆叠电容集成结构比一般电容的电容值更大，与相同材料的孔槽电容相比，三维堆叠电容集成结构的电容密度能提升约50％；三维堆叠电容集成结构可以灵活地与芯片实现集成；三维堆叠电容集成结构中的单个电容单元内部以大量短距离的通孔相连，降低了三维堆叠电容集成结构整体的寄生电感。
附图说明
[0034]图1示出了根据本专利技术的一个实施例的三维堆叠电容与芯片集成的结构的截面示意图。
[0035]图2示出了根据本专利技术的一个实施例的一种三维堆叠电容集成结构的的俯视图。
[0036]图3A至3C示出了根据本专利技术的一种三维堆叠电容集成结构的制作方法流程。
具体实施方式
[0037]应当指出，各附图中的各组件可能为了图解说明而被夸大地示出，而不一定是比例正确的。在各附图中，给相同或功能相同的组件配备了相同的附图标记。
[0038]在本专利技术中，各实施例仅仅旨在说明本专利技术的方案，而不应被理解为限制性的。
[0039]在本专利技术中，除非特别指出，量词“一个”、“一”并未排除多个元素的场景。
[0040]在此还应当指出，在本专利技术的实施例中，为清楚、简单起见，可能示出了仅仅一部分部件或组件，但是本领域的普通技术人员能够理解，在本专利技术的教导下，可根据具体场景需要添加所需的部件或组件。
[0041]在此还应当指出，在本专利技术的范围内，“相同”、“相等”、“等于”等措辞并不意味着二者数值绝对相等，而是允许一定的合理误差，也就是说，所述措辞也涵盖了“基本上相同”、“基本上相等”、“基本上等于”。
[0042]在此还应当指出，在本专利技术的描述中，术语“中心”、“纵向”、“横向”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本专利技术和简化描述，而不是明示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本专利技术的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为明示或暗示相对重要性。
[0043]另外，本专利技术的实施例以特定顺序对工艺步骤进行描述，然而这只是为本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种三维堆叠电容集成结构，包括：衬底，所述衬底具有正面和与正面相对的背面；一个或多个电容，所述电容包括多个电容极板以及夹在相邻电容极板之间的电容介质，其中所述电容极板为贯穿衬底的顶面和底面的平板。2.根据权利要求1所述的三维堆叠电容集成结构，其特征在于，还包括：通孔，其垂直贯穿所述衬底；重布线层，其布置在所述衬底的正面和背面，所述重布线层与所述电容、所述通孔电连接。3.根据权利要求2所述的三维堆叠电容集成结构，其特征在于，所述衬底正面的重布线层与Bump电连接；所述衬底正面的重布线层通过Bump与芯片电连接；所述衬底背面的重布线层与焊球电连接。4.根据权利要求1所述的三维堆叠电容集成结构，其特征在于，所述电容是M1I1M2I2...M
n
电容，其中n≥4。5.根据权利要求1所述的三维堆叠电容集成结构，其特征在于，多个所述电容通过金属键合的方式两两键合。6.一种三维堆叠电容集成结构的制作方法，包括：在晶圆衬底正面沉积绝缘介质层；在晶圆衬底正面制作电容，首先在衬底正面的绝缘介质层上形成电容极板，然后在电容极板上沉积电容介质，在电容介质上形成电容极板；将多片晶圆进行键合；对键合后的多层晶圆划片；将划片后的条形晶圆90
°
转...

【专利技术属性】
技术研发人员：佘海艳，
申请(专利权)人：上海先方半导体有限公司，
类型：发明
国别省市：