一种RapidIO低延时、高传输效率架构实现方法及电子设备技术

技术编号:32457968 阅读:29 留言:0更新日期:2022-02-26 08:40
本发明专利技术提供了一种RapidIO低延时、高传输效率架构实现方法,在物理层、传输层、逻辑层均采用同一时钟域,采用了统一的时钟架构,其中,物理层的物理编码子层的发送侧和接收侧均应用跨时钟域模块,用以实现不同时钟域的跨接。本发明专利技术所述的RapidIO低延时、高传输效率架构实现方法能够实现传统RapidIO控制器两侧不同时钟域数据的正常传输,并且由于简化了部分模块之间的时钟关系,有利于功能逻辑开发设计,更为主要的是去除了多余跨时钟操作过程中带来的传输时延,将极大简化RapidIO控制器时钟结构和逻辑开发。结构和逻辑开发。结构和逻辑开发。

【技术实现步骤摘要】
一种RapidIO低延时、高传输效率架构实现方法及电子设备


[0001]本专利技术属于RapidIO通信
,尤其是涉及一种RapidIO低延时、高传输效率架构实现方法及电子设备。

技术介绍

[0002]传统的Xilinx RapidIO IP核采用典型的三层体系结构设计,具体包括:逻辑层模块(Logic Layer)、缓存模块(Buffer Layer)和物理层模块(Physical Layer),逻辑层模块主要实现上游接口的定义、包头解析及报文格式的转换;缓存模块主要是发送报文和接收报文的存储管理,用于实现高效的数据传输;物理层模块主要完成端口初始化、链路初始化、报文传输、控制符号生成和解析、IDLE信息生成和解析以及错误管理等相关内容,如图1所示,图1给出了该IP的详细结构及外围逻辑框图。
[0003]1)目前,国内传统的RapidIO交换电路研发多是基于Xilinx RapidIO IP搭建的,但是Xilinx的RapidIO IP自身存在通路延时较大的问题,在最优路径下通路时延约320ns,随着嵌入式高速互联的快速发展,RapidIO通路的延时日益变成了一个需要迫切解决的问题。上述方案内部存在多处跨时钟域处理,拉大了整个数据通路的传输时延。整个IP内部包含有逻辑层时钟(log_clk)、物理层时钟(phy_clk)、物理编码子层时钟(pcs_clk)、串行收发器并行接口时钟(gt_clk),根据集成电路设计认知,各类时钟之间的跨时钟域处理必然拉大整个数据通路的传输时延。传输时延随业务的不同呈现不同的特性,且随着流量负载的增大传输时延会急剧增大。
[0004]在传统的Xilinx RapidIO时钟结构中,接收方向分别需要在物理编码子层、物理链路层和传输层使用到跨时钟域处理,在发送方向也需要在物理链路层和传输层使用跨时钟域处理。因此整个RapidIO数据通路需要进行6次数据跨时钟处理,若以每次跨时钟需要多使用大约8个时钟周期,并且按照平均每个时钟周期3.2ns(以312.5MHz时钟为例)为基准,则数据通路上会增加6*8*3.2ns=153.6ns。同时考虑到xilinx IP中数据通路自身数据正常处理的150ns,则上述时钟结构在传输一次数据报文中最少需要300ns的延迟。
[0005]RapidIO协议是一种以传输延迟小、通信带宽大为特色的数据传输协议,上面xilinx时钟结构下由于过多的跨时钟造成的通路数据延迟增加超过100ns,这使得RapidIO本身低延时的特性大打折扣。
[0006]图2是在实际仿真中模拟RapidIO数据通路时延,得到的端口数据吞吐率的对照图表。在该图表中,横轴为数据通路的传输延时,单位ns,纵轴是端口在相应延时下的数据带宽使用占比情况。从上面的图表结果中,可以看到,当通路时延大于100ns时,端口的数据带宽会由于RapidIO协议自身特性,造成实际传输数据量占比的降低。当通路时延超过200ns后,端口带宽使用占比降低明显。
[0007]2)现有的RapidIO控制器在数据传输过程中采用的是固定传输模式,多数是基于应答模式的存储转发。其中,由于应答确认信息在链路传输时会占用特定时间和链路带宽,因此协议规定的应答确认传输模式本质上存在一定效率缺陷。
[0008]图3是根据RapidIO协议规范进行通信的两个设备,在设备A向设备B发送报文后,需要等待设备B接收到该报文并检查,在设备B检查无误后,会向设备A发送一个应答确认信息。设备A如果长时间接收不到对端回复的确认信息,则设备A会停止本端的数据报文发送,直到超时后重新发送。
[0009]如图4所示,在上面RapidIO双端设备A和设备B同时发送报文时,由于发送报文的优先级高于向对端回复应答确认的优先级,因此当设备B收到设备A的报文,但此时需要先将本端需要发送的报文发送出去,造成了需要回复设备A的应答确认没能及时发送出去,设备A在发送一段时间报文后,由于没能收到确认,所以暂停发包,直到接收到设备B的确认信息。

技术实现思路

[0010]有鉴于此,为克服上述缺陷,本专利技术旨在提出一种RapidIO低延时、高传输效率架构实现方法及电子设备。
[0011]为达到上述目的,本专利技术的技术方案是这样实现的:
[0012]第一方面,本专利技术提供了一种RapidIO低延时、高传输效率架构实现方法,物理层、传输层、逻辑层均采用同一时钟域,其中,物理层的物理编码子层的发送侧和接收侧均应用跨时钟域模块,用以实现不同时钟域的跨接。
[0013]进一步的,所述时钟域为系统应用时钟域;
[0014]在接收数据时,数据通过跨时钟域模块从物理并行时钟域跨接到上层系统应用时钟域;
[0015]在发送数据时,数据通过跨时钟域模块从系统应用时钟域跨接到物理并行时钟域。
[0016]进一步的,所述跨时钟域模块采用两端握手的方法,进一步减少处理延时及保障数据准确性。
[0017]进一步的,跨时钟域模块两端握手的具体方法为:
[0018]数据在源时钟域下完成存储,通知目标时钟域产生握手信号,当目标时钟域产生正确接收数据后,向源时钟域返回接收完成的valid指示。
[0019]第二方面,本专利技术提供了一种电子设备,该电子设备具有通信单元,且该通信单元应用了RapidIO架构,该RapidIO架构基于上述第一方面所述的RapidIO低延时、高传输效率架构实现方法得到。
[0020]第三方面,本专利技术提供了一种应用于上述第二方面所述的电子设备的通信方法,该通信方法包括EFM模式,EFM模式的具体执行方法如下:
[0021]设备在通信时,不需要再向对方回复应答确认,发送方也不需要再等待已经发出报文的确认回复,默认良好链路状况下,发出去的报文都能够正确的传输到对端,对端也可正确的接收报文并存储使用;
[0022]发送方和接收方不再考虑报文错误恢复和重传过程,通信双方可同时占用100%链路带宽发送报文。
[0023]进一步的,当设备在EFM模式通信时,端口接收到stomp控制符的报文,直接丢掉且不用进行任何的重传操作;
[0024]需要继续检测链路中的IDLE序列错误、控制符错误、padding错误和其他报文错误,用以保证RapidIO协议的健全性。
[0025]进一步的,在进入EFM模式前,需要进行判断,判断方法具体如下:
[0026]首先监测端口链路状态,当长时间监测端口未收到重传、错误控制符,则表明端口链路状态良好,并将本端端口链路状态良好的信息传递给对端;对端收到发过来的端口链路状态良好信息后,判断本端端口是否也满足端口链路状态良好的条件,一旦两端都满足条件,则向对端发送启用EFM模式传输的使能请求,两端同时进入EFM模式进行通信。
[0027]进一步的,两个设备在交换端口链路状态信息时,使用RapidIO FType为1的报文作为信息传递媒介;
[0028]报文内容包括:
[0029]Link_OK,本文档来自技高网
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【技术保护点】

【技术特征摘要】
1.一种RapidIO低延时、高传输效率架构实现方法,其特征在于:物理层、传输层、逻辑层均采用同一时钟域,其中,物理层的物理编码子层的发送侧和接收侧均应用跨时钟域模块,用以实现不同时钟域的跨接。2.根据权利要求1所述的RapidIO低延时、高传输效率架构实现方法,其特征在于:所述时钟域为系统应用时钟域;在接收数据时,数据通过跨时钟域模块从物理并行时钟域跨接到上层系统应用时钟域;在发送数据时,数据通过跨时钟域模块从系统应用时钟域跨接到物理并行时钟域。3.根据权利要求1所述的RapidIO低延时、高传输效率架构实现方法,其特征在于:所述跨时钟域模块采用两端握手的方法,进一步减少处理延时及保障数据准确性。4.根据权利要求3所述的RapidIO低延时、高传输效率架构实现方法,其特征在于,跨时钟域模块两端握手的具体方法为:数据在源时钟域下完成存储,通知目标时钟域产生握手信号,当目标时钟域产生正确接收数据后,向源时钟域返回接收完成的valid指示。5.一种电子设备,其特征在于,该电子设备具有通信单元,且该通信单元应用了RapidIO架构,该RapidIO架构基于权利要求1

4任一所述的RapidIO低延时、高传输效率架构实现方法得到。6.一种应用于权利要求5所述的电子设备的通信方法,其特征在于:该通信方法包括EFM模式,EFM模式的具体执行方法如下:设备在通信时,不需要再向对方回复应答确认,发送方也不需要再等待已经...

【专利技术属性】
技术研发人员:刘长江朱珂汪欣陈艇徐庆阳谭力波王盼陈德沅钟丹杨晓龙
申请(专利权)人:天津芯海创科技有限公司
类型:发明
国别省市:

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