半导体器件制造技术

提供了一种半导体存储元件。所述半导体存储元件包括：衬底，包括存储单元区和外围电路区；有源区，位于所述存储单元区中；栅图案，掩埋在所述有源区中；导线，设置在所述栅图案上；第一区，包括设置在所述外围电路区中的多个外围元件；虚设图案，掩埋在所述外围电路区中；以及第二区，包括所述虚设图案并且不与所述第一区重叠。区重叠。区重叠。

【技术实现步骤摘要】
半导体器件
[0001]相关申请的交叉引用
[0002]本申请要求于2020年7月29日在韩国知识产权局递交的韩国专利申请No.10
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2020
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0094189的权益，其全部公开内容通过引用合并于此。


[0003]本公开涉及半导体存储元件。

技术介绍

[0004]随着半导体存储元件逐渐变得高度集成，各个电路图案进一步小型化，以在相同的面积中实现更多的半导体器件。另一方面，掩埋沟道阵列晶体管(BCAT)可以通过包括掩埋在沟槽中的栅电极以保证足够的有效沟道长度来最小化短沟道效应。当通过金属回蚀工艺形成半导体元件的多个掩埋栅电极时，可能希望所提供的用于蚀刻的结构在金属回蚀工艺中具有好的发散特性，以使所形成的掩埋栅电极均匀并且因此使所形成的半导体存储元件可靠。

技术实现思路

[0005]本公开的方面提供了一种半导体存储元件，其中，通过在外围电路区中形成包括掩埋沟道阵列晶体管(BCAT)的虚设图案而提高了存储单元区的栅图案的金属回蚀(MEB)发散特性。
[0006]本公开的方面还提供了一种用于制造半导体存储元件的方法，其中，通过在外围电路区中形成包括掩埋沟道阵列晶体管(BCAT)的虚设图案而提高了存储单元区的栅图案的金属回蚀(MEB)发散特性。
[0007]然而，本公开的实施例不限于本文所阐述的那些。通过参考下面给出的本公开的详细描述，本公开的上述和其他实施例对于本公开所属领域的普通技术人员而言将变得更加清楚。
[0008]根据本公开的实施例，提供了一种半导体存储元件，包括：衬底，包括存储单元区和外围电路区；有源区，位于所述存储单元区中；栅图案，掩埋在所述有源区中；导线，设置在所述栅图案上；第一区，包括设置在所述外围电路区中的多个外围元件；虚设图案，掩埋在所述外围电路区中；以及第二区，包括所述虚设图案并且不与所述第一区重叠。
[0009]根据本公开的实施例，一种半导体存储元件包括：衬底，所述衬底包括：包括多个栅沟槽的存储单元区和包括多个虚设沟槽的外围电路区；多个外围元件，设置在所述外围电路区中并且不与所述多个虚设沟槽重叠；多个栅图案，包括填充在所述多个栅沟槽中的金属材料；以及多个虚设图案，包括填充在所述多个虚设沟槽中的所述金属材料，其中，由所述栅图案内的所述金属材料形成的结构在第一方向上从底部到顶部的长度彼此相同，并且所述虚设图案是浮置的。
[0010]根据本公开的实施例，一种半导体存储元件包括：存储单元区，包括在第一方向上
连续地设置的栅凹陷；外围电路区，包括虚设图案区，所述虚设图案区包括在所述第一方向上连续地设置的多个沟槽；多个外围元件，设置在所述外围电路区中；栅绝缘膜，在所述栅凹陷和所述沟槽上形成；栅图案，包括形成在所述栅绝缘膜上的填充所述栅凹陷的导电材料；以及虚设图案，包括形成在所述栅绝缘膜上的填充所述沟槽的所述导电材料，其中，所述栅图案连接到导线，所述虚设图案是浮置的，并且所述虚设图案区在所述第一方向上与所述存储单元区分开设置。
[0011]其他特征和实施例可以通过以下详细描述、附图和权利要求变得清楚。
附图说明
[0012]通过参考附图详细描述本公开的实施例，本公开的以上和其他方面和特征将变得更清楚，在附图中：
[0013]图1是示出根据本公开的实施例的半导体存储元件的存储单元区和外围电路区的示例图；
[0014]图2是示出沿图1的线A
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A
’
截取的截面的示例性截面图；
[0015]图3是示出沿图1的线B
‑
B
’
和C
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C
’
截取的截面的示例性截面图；
[0016]图4是示出经放大的图3的接触区C_R的示例性放大视图；
[0017]图5至图9是用于说明根据本公开的实施例的用于制造半导体存储元件的方法的中间步骤图；
[0018]图10是示出包括不包括虚设图案的外围电路区的半导体存储元件的示例图；
[0019]图11是示出沿图10的线A
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A
’
截取的截面的示例性截面图；
[0020]图12是示出沿图10的线B
‑
B
’
和C
‑
C
’
截取的截面的示例性截面图；
[0021]图13是以经放大的方式示出图12的接触区C_R1至接触区C_R5的示例性放大视图；
[0022]图14至图18是用于说明用于制造包括不包括虚设图案的外围电路区的半导体存储元件的方法的中间步骤图；
[0023]图19是在根据本公开的实施例的半导体存储元件和包括不包括虚设图案的外围电路区的半导体存储元件之间对存储单元区的栅图案的金属回蚀(MEB)发散特性进行比较的示例性曲线图；
[0024]图20是示出根据本公开的实施例的半导体存储元件的存储单元区和划线道的示例图；以及
[0025]图21是示出沿图20的线A
‑
A
’
截取的截面的示例性截面图。
[0026]由于图1至图21中的附图是出于说明目的，所以附图中的元件不一定按比例绘制。例如，为了清楚起见，可以放大或夸大一些元件。
具体实施方式
[0027]在下文中，将参考图1至图21描述根据本公开的实施例的半导体存储元件。虽然已经将DRAM(动态随机存取存储器)作为根据本公开的实施例的半导体存储元件的示例示出，但是本公开不限于此。例如，半导体存储元件可以是静态RAM(SRAM)。
[0028]图1是示出根据本公开的实施例的半导体存储元件的存储单元区和外围电路区的示例图。图2是示出沿图1的线A
‑
A
’
截取的截面的示例性截面图。图3是示出沿图1的线B
‑
B
’
和C
‑
C
’
截取的截面的示例性截面图。
[0029]参考图1至图3，根据本公开的实施例的半导体存储元件可以包括衬底10、衬底10上的存储单元区MCR、以及衬底10上的外围电路区PCR。
[0030]作为参考，在衬底10中的存储单元区MCR和外围电路区PCR之间，可以形成沿着存储单元区MCR的周界的单元边界区，以隔离存储单元区MCR和外围电路区PCR。
[0031]衬底10可以包括存储单元区MCR。存储单元区MCR可以包括多个有源区ACT。可以由在衬底10内部形成的元件隔离膜来限定有源区ACT。例如，有源区ACT可以与衬底10的由器件隔离图案包围的部分相对应。如图1所示，随着半导体存储元件的设计规则的减少，每个有源区ACT可以是隔离的形状并且以一条对角线或斜线的形式没置。例如，有源区ACT可以在第三方向D3上延伸，并且可以彼此平行地布置。
[0032]栅图案100可以设置为在第二方向D2上跨有源区ACT延伸。栅图案100可以彼本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体存储元件，包括：衬底，包括存储单元区和外围电路区；有源区，位于所述存储单元区中；栅图案，掩埋在所述有源区中；导线，设置在所述栅图案上；第一区，包括设置在所述外围电路区中的多个外围元件；虚设图案，掩埋在所述外围电路区中；以及第二区，包括所述虚设图案并且不与所述第一区重叠。2.根据权利要求1所述的半导体存储元件，其中，所述第二区是浮置的。3.根据权利要求1所述的半导体存储元件，还包括：用于切割所述衬底的划线道。4.根据权利要求3所述的半导体存储元件，其中，所述划线道具有浅沟槽隔离STI结构。5.根据权利要求3所述的半导体存储元件，其中，所述虚设图案在所述划线道中形成。6.根据权利要求1所述的半导体存储元件，其中，所述第二区的面积大于所述第一区的面积。7.一种半导体存储元件，包括：衬底，所述衬底包括：包括多个栅沟槽的存储单元区和包括多个虚设沟槽的外围电路区；多个外围元件，设置在所述外围电路区中并且不与所述多个虚设沟槽重叠；多个栅图案，包括填充在所述多个栅沟槽中的金属材料；以及多个虚设图案，包括填充在所述多个虚设沟槽中的所述金属材料，其中，由所述栅图案内的所述金属材料形成的每个结构在第一方向上从底部到顶部的长度相同，并且所述虚设图案是浮置的。8.根据权利要求7所述的半导体存储元件，其中，由所述虚设图案占据的面积大于由所述多个外围元件占据的面积。9.根据权利要求7所述的半导体存储元件，还包括：用于切割所述衬底的划线道。10.根据权利要求9所述的半导体存储元件，其中，所述划线道具有浅沟槽隔离STI结构。11.根据权利要求9所述的半导体存储元件，其中，所述虚设图案在所述划线道中形成。...

【专利技术属性】
技术研发人员：金永官，权赫准，全在范，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：