半导体结构及其制作方法技术

本发明专利技术实施例提供一种半导体结构及其制作方法，半导体结构包括：衬底和位于所述衬底上的多个分立的位线结构，相邻所述位线结构之间具有导电插塞，所述导电插塞顶面低于或平齐于所述位线结构顶面；着陆垫，所述着陆垫至少覆盖所述导电插塞顶面和部分侧壁表面。本发明专利技术有利于提高半导体结构的导电性能。有利于提高半导体结构的导电性能。有利于提高半导体结构的导电性能。

【技术实现步骤摘要】
半导体结构及其制作方法


[0001]本专利技术实施例涉及半导体领域，特别涉及一种半导体结构及其制作方法。

技术介绍

[0002]动态存储器的发展追求高速度、高集成密度以及低功耗等特性。然而，由于半导体结构尺寸的微缩，不同导电结构之间的结构特性发生改变，进而对半导体结构的电学特性造成影响，使得半导体结构难以达到预设的性能要求。
[0003]举例来说，相邻导电结构之间的接触面积减小，接触电阻增大，信号传输质量变差，功耗增加；相邻导电结构之间的间距减小，相邻导电结构之间的寄生电容增大，导电结构的信号传输速率减慢。
[0004]因此，如何提高动态存储器在微缩尺寸下的电学性能，是当前研究的重点。

技术实现思路

[0005]本专利技术实施例提供一种半导体结构及其制作方法，有利于提高半导体结构的信号传输质量以及降低相应的功耗。
[0006]为解决上述问题，本专利技术实施例提供一种半导体结构，包括：衬底和位于所述衬底上的多个分立的位线结构，相邻所述位线结构之间具有导电插塞，所述导电插塞顶面低于或平齐于所述位线结构顶面；着陆垫，所述着陆垫至少覆盖所述导电插塞顶面和部分侧壁表面。
[0007]另外，在垂直于所述衬底表面的方向上，所述着陆垫的正投影与所述位线结构的正投影部分重合。
[0008]另外，所述位线结构包括初始位线结构、位于所述初始位线结构两侧的隔离侧墙以及顶层隔离层，所述顶层隔离层覆盖所述初始位线结构顶面和所述隔离侧墙顶面，在垂直于所述衬底表面的方向上，所述着陆垫的正投影至少与所述隔离侧墙的正投影部分重合。
[0009]另外，所述隔离侧墙内具有空气间隙，所述顶层隔离层封堵所述空气间隙，所述着陆垫底面高于所述顶层隔离层底面。
[0010]另外，所述初始位线结构包括金属导电层和位于所述金属导电层远离所述衬底表面的顶层介质层，在垂直于所述衬底表面的方向上，所述顶层介质层的厚度为20nm～100nm。
[0011]另外，所述着陆垫具有投影重合部分，在垂直于所述衬底表面的方向上，所述投影重合部分的正投影位于所述位线结构的正投影内，所述投影重合部分朝向所述衬底的表面为平坦面。
[0012]相应地，本专利技术实施例还提供一种半导体结构的制作方法，包括：提供衬底和位于所述衬底上的多个分立的位线结构，相邻所述位线结构之间具有导电插塞，所述导电插塞顶面低于或平齐于所述位线结构顶面；暴露所述导电插塞部分侧壁表面；形成着陆垫，所述
着陆垫至少覆盖所述导电插塞顶面和所述部分侧壁表面。
[0013]另外，所述暴露所述导电插塞部分侧壁表面，包括：在所述位线结构上形成具有开口的掩膜层，所述开口暴露所述位线结构的部分顶面；进行刻蚀工艺，刻蚀所述位线结构。
[0014]另外，所述位线结构包括隔离侧墙和覆盖所述隔离侧墙顶面的顶层隔离层，在垂直于所述衬底表面的方向上，所述刻蚀工艺去除的所述顶层隔离层的正投影至少与所述隔离侧墙的正投影部分重合。
[0015]另外，所述隔离侧墙内具有空气间隙，所述顶层隔离层封堵所述空气间隙的顶部开口，所述刻蚀工艺不暴露所述空气间隙。
[0016]另外，形成所述隔离侧墙的工艺步骤包括：提供初始隔离侧墙，所述初始隔离侧墙内具有暴露出的牺牲层，所述初始隔离侧墙顶面高于或平齐于所述导电插塞顶面；对所述初始隔离侧墙进行回刻，以使所述初始隔离侧墙顶面低于所述导电插塞顶面；去除所述牺牲层，形成所述隔离侧墙。
[0017]与现有技术相比，本专利技术实施例提供的技术方案具有以下优点：
[0018]上述技术方案中，着陆垫不仅覆盖导电插塞顶面，还覆盖导电插塞部分侧壁表面，如此，有利于增大导电插塞与着陆垫之间的接触面积，减小接触电阻，提高信号传输质量以及减小相应的功耗。
[0019]另外，顶层介质层的厚度处于上述数值范围内，有利于使得顶层介质层具有良好的隔离效果，同时避免初始位线结构以及包含初始位线结构的位线结构因高宽比过大而发生倾倒或坍塌。
附图说明
[0020]一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，除非有特别申明，附图中的图不构成比例限制。
[0021]图1至图4为半导体结构的剖面结构示意图；
[0022]图5至图28为本专利技术实施例提供的半导体结构的制作方法各步骤对应的结构示意图。
具体实施方式
[0023]参考图1，提供衬底10和位于衬底10上的多个分立的初始位线结构11。
[0024]初始位线结构11包括金属导电层114和顶层介质层115，在垂直于衬底10表面的方向上，顶层介质层115的厚度大于140nm。由于顶层介质层115的厚度较厚，初始位线结构11的高宽比较大，使得初始位线结构11的结构稳定性较差，初始位线结构11容易自发或者在应力作用下发生倾倒或坍塌。
[0025]参考图2，形成隔离侧墙膜12a，隔离侧墙膜12a用于形成隔离侧墙。
[0026]隔离侧墙不仅用于隔离金属导电层114和后续形成的导电插塞，还用于对初始位线结构11起到一定的支撑作用，因此，通常选择硬度较高的氮化硅作为隔离侧墙膜12a的材料。然而，氮化硅的介电常数较高，在半导体结构尺寸微缩的条件下，采用氮化硅作为隔离材料，会导致金属导电层114和导电插塞之间的寄生电容较大，金属导电层114和导电插塞的信号传输速率会受到较大的影响。
[0027]参考图3，对隔离侧墙膜12a进行刻蚀工艺，形成隔离侧墙12并削减顶层介质层115的厚度；在相邻初始位线结构11之间填充形成导电插塞13，导电插塞13顶面低于初始位线结构11顶面。
[0028]为使初始位线结构11具有较好的结构稳定性，通常会在顶层介质层115的厚度过厚时对其进行削减，而关于顶层介质层115的厚度削减，通常是采用平坦化工艺一步完成。在进行平坦化工艺过程中，初始位线结构11会受到来自于研磨设备的应力，在应力作用下，初始位线结构11更容易发生倾倒或坍塌；此外，初始位线结构11发生倾倒或坍塌的可能性还与平坦化工艺的工艺时间有关，工艺时间越长，应力对初始位线结构11的影响越大，初始位线结构11越容易发生倾倒或坍塌。
[0029]其中，平坦化工艺的工艺时间与需要削减的顶层介质层115的厚度有关。需要削减的顶层介质层115的厚度越厚，工艺时间越长。
[0030]参考图4，形成着陆垫14。
[0031]由于导电插塞13顶面低于初始位线结构11顶面，因此，着陆垫13仅能够覆盖导电插塞13的顶面；而随着半导体结构尺寸的微缩，导电插塞13的顶面面积逐渐减小，导电插塞13与着陆垫14之间的接触面积减小，接触电阻增大，从而导致信号传输质量变差以及传输功耗增大。
[0032]此外，为避免相邻着陆垫15之间的间距过小而产生较大的寄生电容，还可以对着陆垫14的侧壁进行进一步刻蚀，以增大相邻着陆垫14之间的间距。但是该方案会导致着陆垫14在信号传输路径上的最小宽度d1减小，进而导致着陆垫14自本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构，其特征在于，包括：衬底和位于所述衬底上的多个分立的位线结构，相邻所述位线结构之间具有导电插塞，所述导电插塞顶面低于或平齐于所述位线结构顶面；着陆垫，所述着陆垫至少覆盖所述导电插塞顶面和部分侧壁表面。2.根据权利要求1所述的半导体结构，其特征在于，在垂直于所述衬底表面的方向上，所述着陆垫的正投影与所述位线结构的正投影部分重合。3.根据权利要求2所述的半导体结构，其特征在于，所述位线结构包括初始位线结构、位于所述初始位线结构两侧的隔离侧墙以及顶层隔离层，所述顶层隔离层覆盖所述初始位线结构顶面和所述隔离侧墙顶面，在垂直于所述衬底表面的方向上，所述着陆垫的正投影至少与所述隔离侧墙的正投影部分重合。4.根据权利要求3所述的半导体结构，其特征在于，所述隔离侧墙内具有空气间隙，所述顶层隔离层封堵所述空气间隙，所述着陆垫底面高于所述顶层隔离层底面。5.根据权利要求3所述的半导体结构，其特征在于，所述初始位线结构包括金属导电层和位于所述金属导电层远离所述衬底表面的顶层介质层，在垂直于所述衬底表面的方向上，所述顶层介质层的厚度为20nm～100nm。6.根据权利要求2至5中任一项所述的半导体结构，其特征在于，所述着陆垫具有投影重合部分，在垂直于所述衬底表面的方向上，所述投影重合部分的正投影位于所述位线结...

【专利技术属性】
技术研发人员：陈龙阳，吴公一，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：