GOA电路及其驱动方法、显示面板和显示装置制造方法及图纸

本发明专利技术公开了一种GOA电路及其驱动方法、显示面板和显示装置，包括第一输入子电路、第二输入子电路和驱动输出子电路；第一输入子电路分别与第一输入信号端、第一电压信号端以及驱动输出子电路的控制端电连接；第二输入子电路分别与第二输入信号端、第二电压信号端以及驱动输出子电路的控制端电连接；驱动输出子电路分别与时钟信号端以及驱动信号输出端电连接；第二输入子电路在驱动输出子电路的至少部分导通时间段内，在第二输入信号端的控制下导通，对驱动输出子电路的控制端的电压进行补偿充电，延长了驱动输出子电路的控制端的充电时间，减少了驱动输出子电路的控制端的漏电时间，增大了阈值电压负偏移量，减少产生闪屏不良现象。良现象。良现象。

【技术实现步骤摘要】
GOA电路及其驱动方法、显示面板和显示装置


[0001]本专利技术属于显示
，具体涉及一种GOA电路及其驱动方法、显示面板和显示装置。

技术介绍

[0002]在现有的显示装置中，当移位寄存器单元包括的阵列基板行驱动(Gate Driver on Array，GOA)电路中的降噪晶体管出现特性异常而漏电时，会导致在输入阶段无法维持GOA电路的为上拉节点的电位。对于不同迁移率的GOA电路而言，迁移率越大，漏电越严重，从而使得GOA电路输出不正常，此时GOA电路输出能力不足，造成产生闪屏不良现象。

技术实现思路

[0003]本专利技术的主要目的是提供一种GOA电路及其驱动方法、显示面板和显示装置，以解决现有技术中GOA电路输出能力不足，造成产生闪屏不良现象的问题。
[0004]针对上述问题，本专利技术提供了一种GOA电路，包括第一输入子电路、第二输入子电路和驱动输出子电路；
[0005]所述第一输入子电路的控制端与第一输入信号端电连接，所述第一输入子电路的第一端与第一电压信号端电连接，所述第一输入子电路的第二端与所述驱动输出子电路的控制端电连接；
[0006]所述第二输入子电路的控制端与第二输入信号端电连接，所述第二输入子电路的第一端与第二电压信号端电连接，所述第二输入子电路的第二端与所述驱动输出子电路的控制端电连接；
[0007]所述驱动输出子电路的第一端与时钟信号端电连接，所述驱动输出子电路的第二端与驱动信号输出端电连接；
[0008]所述第二输入子电路用于在所述驱动输出子电路的至少部分导通时间段内，在所述第二输入信号端的控制下导通，对所述驱动输出子电路的控制端的电压进行补偿充电。
[0009]本专利技术还提供了一种GOA电路的驱动方法，应用于如上任一项所述的GOA电路，包括：
[0010]在输出阶段的第一时间段内，通过所述第二输入信号端控制所述第二输入子电路导通，对所述驱动输出子电路的控制端的电压进行补偿充电，使得所述驱动输出子电路导通，所述时钟信号端的扫描信号经由所述驱动信号输出端输出；
[0011]在输出阶段的第二时间段内，通过所述第二输入信号端控制所述第二输入子电路断开，停止对所述驱动输出子电路的控制端的电压进行补偿充电，并维持所述驱动输出子电路导通，所述时钟信号端的扫描信号经由所述驱动信号输出端输出；
[0012]其中，所述第一时间段与所述第二时间段的总时长等于所述输出阶段的时长。
[0013]本专利技术还提供了一种显示面板，包括如上任一项所述的GOA电路。
[0014]本专利技术还提供了一种显示装置，包括如上所述的显示面板。
[0015]与现有技术相比，上述方案中的一个或多个实施例可以具有如下优点或有益效果：
[0016]本专利技术的GOA电路及其驱动方法、显示面板和显示装置，通过增设第二输入子电路，并在所述驱动输出子电路的至少部分导通时间段内，通过第二输入信号端控制第二输入子电路导通，对所述驱动输出子电路的控制端的电压进行补偿充电，使得驱动输出子电路的控制端的总充电时长为第一输入子电路的时长与第二输入子电路的时长之和，这样，则延长了驱动输出子电路的控制端的充电时间，进而减少了驱动输出子电路的控制端的漏电时间，同时增大了阈值电压负偏移量。采用本专利技术的技术方案，能够保证GOA电路输出能力，减少产生闪屏不良现象。
[0017]本专利技术的其它特征和优点将在随后的说明书中阐述，并且部分地调节说明书中变得显而易见，或者通过实施本专利技术而了解。本专利技术的目的和其他优点可通过在说明书、权利要求书以及附图中所特别指出的结构来实现和获得。
附图说明
[0018]附图用来提供对本专利技术的进一步理解，并且构成说明书的一部分，与本专利技术的实施例共同用于解释本专利技术，并不构成对本专利技术的限制。在附图中：
[0019]图1为相关技术的GOA电路的拓扑结构示意图；
[0020]图2为图1对应的奇偶行交错驱动方式的连接示意图；
[0021]图3为GOA在图2所示的驱动方式下电子迁移率为10和30时，两个晶体管的I
‑
V曲线图；
[0022]图4为电子迁移率为10和30时上拉节点PU的电位示意图；
[0023]图5为本专利技术的GOA电路一种实施例的拓扑结构示意图；
[0024]图6为本专利技术的GOA电路另一种实施例的拓扑结构示意图；
[0025]图7为图6所示GOA电路的一种具体结构示意图；
[0026]图8为图7对应的奇偶行交错驱动方式的连接示意图；
[0027]图9为图8对应的时钟信号时序图；
[0028]图10为Gn
‑
4、Gn
‑
3、Gn
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2、Gn
‑
1、Gn(PU)以及Gn(out)的时序图；
[0029]图11为图6所示GOA电路的另一种具体结构示意图；
[0030]图12为图6所示GOA电路的再一种具体结构示意图。
具体实施方式
[0031]以下将结合附图及实施例来详细说明本专利技术的实施方式，借此对本专利技术如何应用技术手段来解决技术问题，并达成技术效果的实现过程能充分理解并据以实施。需要说明的是，只要不构成冲突，本专利技术中的各个实施例以及各实施例中的各个特征可以相互结合，所形成的技术方案均在本专利技术的保护范围之内。
[0032]本专利技术所有实施例中采用的晶体管均可以为三极管、薄膜晶体管或场效应管或其他特性相同的器件。在本专利技术实施例中，为区分晶体管除控制极之外的两极，将其中一极称为第一极，另一极称为第二极。
[0033]在实际操作时，当所述晶体管为薄膜晶体管或场效应管时，所述控制极可以为栅
极，所述第一极可以为漏极，所述第二极可以为源极；或者，所述控制极可以为栅极，所述第一极可以为源极，所述第二极可以为漏极。
[0034]图1为相关技术的GOA电路的拓扑结构示意图，如图1所示，该GOA电路可以有第一晶体管M1至第十八晶体管M18和第一电容C1组成，具体连接关系参照图1，在此不再说明。
[0035]对于不同电子迁移率的晶体管而言，虽然其阈值电压负偏移量相同，但个晶体管的0V漏电电流Id差异不同，如电子迁移率(Mobility)为30的晶体管其0V漏电电流Id大约为电子迁移率为10的晶体管其0V漏电电流Id的100倍。当第六晶体管M6和第八晶体管M8漏电时，会导致GOA电路的上拉节点PU电压不足，迁移率越大，漏电越严重，从而使得GOA电路输出不正常，此时GOA电路输出能力不足，造成产生闪屏不良现象。
[0036]通常情况下，图1所示的GOA电路可以采用奇偶行交错驱动方式实现驱动，图2为图1对应的奇偶行交错驱动方式的连接示意图。如图2所示，左侧GOA电路对应面板中gate奇数行，右侧GOA电路对应面板中gate偶数行。如图2所示，Gn+6行对Gn行进行rest，如图2中GOA输出信号G7连接到Gate1的电路中，同理G11接入本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种GOA电路，其特征在于，包括第一输入子电路、第二输入子电路和驱动输出子电路；所述第一输入子电路的控制端与第一输入信号端电连接，所述第一输入子电路的第一端与第一电压信号端电连接，所述第一输入子电路的第二端与所述驱动输出子电路的控制端电连接；所述第二输入子电路的控制端与第二输入信号端电连接，所述第二输入子电路的第一端与第二电压信号端电连接，所述第二输入子电路的第二端与所述驱动输出子电路的控制端电连接；所述驱动输出子电路的第一端与时钟信号端电连接，所述驱动输出子电路的第二端与驱动信号输出端电连接；所述第二输入子电路用于在所述驱动输出子电路的至少部分导通时间段内，在所述第二输入信号端的控制下导通，对所述驱动输出子电路的控制端的电压进行补偿充电。2.根据权利要求1所述的GOA电路，其特征在于，所述第一输入信号端输入的信号超前于所述第二输入信号端的信号，且所述第一输入信号端输入的信号与所述第二输入信号端的信号之间存在部分重叠波形。3.根据权利要求1所述的GOA电路，其特征在于，所述第一电压信号端与所述第二电压信号端为同一电压信号端。4.根据权利要求1所述的GOA电路，其特征在于，所述第一输入信号端与所述第一电压信号端为同一信号端，和/或，所述第二输入信号端与所述第二电压信号端为同一信号端。5.根据权利要求1所述的GOA电路，其特征在于，还包括复位子电路、下拉子电路、下拉控制子电路、进位输出子电路、储能子电路和放电子电路；所述复位子电路的第一端与所述第一输入子电路的第二端电连接，所述复位子电路的第二端与第三电压信号端电连接，所述复位子电路的第一控制端与第一复位端电连接；所述复位子电路的第二控制端与第二复位端电连接；所述下拉子电路的节点连接端与所述下拉控制子电路的下拉节点电连接，所述下拉子电路的下拉端与所述第三电压信号端电连接，所述下拉子电路的控制端与所述驱动输出子电路的控制端电连接；所述下拉控制子电路的第一端与所述驱动输出子电路的控制端电连接，所述下拉控制子电路的第二端与所述第三电压信号端电连接，所述下拉控制子电路的电压输入端与控制电压信号端电连接，所述下拉控制子电路的控制端与所述第一输入信号端电连接；所述进位输出子电路的第一端与所述驱动输出子电路的第一端电连接，所述进位输出子电路的第二端与所述第三电压信号端电连接，所述进位输出子电路的第三端与进位信号输出端电连接，所述进位输出子电路的上拉节点控制端与所述驱动输出子电路的控制端电连接，所述进位输出子电路的下拉节点控制端与所述下拉控制子电路的下拉节点电连接；所述储能子电路的第一端与所述驱动输出子电路的控制端电连接，所述储能子电路的第一端与所述驱动信号输出端电连接；所述放电子电路的第一端与所述驱动信号输出端电连接，所述放电子电路的第二端与所述第四电压信号端电连接，所述放电子电路的放电控制端与所述第一复位端电连接，所述放电子电路的下拉节点控制端与所述所述下拉控制子电路的下拉节点电连接。
6.根据权利要求5所述的GOA电路，其特征在于，所述复位子电路包括第一晶体管和第二晶体管；所述第一晶体管的第一极以及所述第二晶体管的第一极共同作为复位子电路的第一端，所述第一晶体管的第二极以及所述第二晶体管的第二极共同作为复位子电路的第二端，所述第一晶体管的控制极作为所述复位子电路的第一控制端，所述第二晶体管的控制极作为所述复位子电路的第二控制端；所述第一晶体管的第一极以及所述第二晶体管的第一极共同与所述第一输入子电路的第二端电连接，所述第一晶体管的第二极以及所述第二晶体管的第二极共同与第三电压信号端电连接，所述第一晶体管的控制极与第一复位端电连接；所述第二晶体管的控制极与第二复位端电连接。7.根据权利要求5所述的GOA电路，其特征在于，所述下拉控制子电路的下拉节点包括第一子下拉节点和第二子下拉节点，所述下拉子电路的节点连接端包括第一子节点连接端和第二子节点连接端；所述下拉子电路包括第三晶体管和第四晶体管；所述第三晶体管的第一极作为所述第一子节点连接端，所述第四晶体管的第一极作为所述第二子节点连接端，所述第三晶体管的第二极以及所述第四晶体管的第二极共同作为所述下拉子电路的下拉端，所述第三晶体管的控制极以及所述第四晶体管的控制极共同作为所述下拉子电路的控制端；所述第三晶体管的第一极与所述第一子下拉节点电连接，所述第四晶体管的第一极与所述第二子下拉节点电连接；所述第三晶体管的第二极以及所述第四晶体管的第二极共同与所述第三电压信号端电连接，所述第三晶体管的控制极以及所述第四晶体管的控制极共同与所述驱动输出子电路的控制端电连接。8.根据权利要求5所述的GOA电路，其特征在于，所述下拉控制子电路的下拉节点包括第一子下拉节点，所述下拉子电路的节点连接端包括第一子节点连接端；所述下拉子电路包括第三晶体管；所述第三晶体管的第一极作为所述第一子节点连接端；所述第三晶体管的第二极作为所述下拉子电路的第二端；所述第三晶体管的控制极作为所述下拉子电路的控制端；所述第三晶体管的第一极与所述第一子下拉节点电连接，所述第三晶体管的第二极与所述第三电压信号端电连接，所述第三晶体管的控制极与所述驱动输出子电路的控制端电连接。9.根据权利要求5所述的GOA电路，其特征在于，所述下拉控制子电路的下拉节点包括第一子下拉节点和第二子下拉节点，所述下拉控制子电路的电压输入端包括第一子电压输入端和第二子电压输入端，所述控制电压信号端包括第一子控制电压信号端和第二子控制电压信号端；所述下拉子电路的节点连接端包括第一子节点连接端和第二子节点连接端；所述下拉控制子电路包括第五晶体管、第六晶体管、第七晶体管、第八晶体管、第九晶体管和第十晶体管；所述第五晶体管的第一极、所述第六晶体管的控制极以及所述第九晶体管的第二极共同作为所述第一子下拉节点；所述第七晶体管的第一极、所述第八晶体管的控制极以及所述第十晶体管的第二极共同作为所述第二子下拉节点；
所述第六晶体管的第一极以及所述第八晶体管的第一极共同作为所述所述下拉控制子电路的第一端；所述第五晶体管的第二极、所述第六晶体管的第二极、所述第七晶体管的第二极以及所述第八晶体管的第二极共同作为所述所述下拉控制子电路的第二端；所述第九晶体管的第一极以及所述第九晶体管的控制极共同作为所述第一电压子输入端；所述第十晶体管的第一极以及所述第十晶体管的控制极共同作为所述第二电压子输入端；所述第五晶体管的控制极以及所述第七晶体管的控制极共同作为所述所述下拉控制子电路的控制端；所述第五晶体管的第一极、所述第六晶体管的控制极以及所述第九晶体管的第二极共同与所述下拉子电路的第一子节点连接端电连接；所述第七晶体管的第一极、所述第八晶体管的控制极以及所述第十晶体管的第二极共同与所述下拉子电路的第二子节点连接端电连接；所述第六晶体管的第一极以及所述第八晶体管的第一极共同与所述驱动输出子电路的控制端电连接；所述第五晶体管的第二极、所述第六晶体管的第二极、所述第七晶体管的第二极以及所述第八晶体管的第二极共同与所述第三电压信号端电连接；所述第五晶体管的控制极以及所述第七晶体管的控制极共同与所述第一输入信号端电连接；所述第一电压子输入端与所述第一子控制电压信号端电连接，所述第二电压子输入端与所述第二子控制电压信号端电连接。10.根据权利要求5所述的GOA电路，其特征在于，所述下拉控制子电路的下拉节点包括第一子下拉节点，所述下拉控制子电路的电压输入端包括第一子电压输入端，所述控制电压信号端包括第一子控制电压信号端；所述下拉子电路的节点连接端包括第一子节点连接端；所述下拉控制子电路包括第五晶体管、第六晶体管和第九晶体管；所述第五晶体管的第一极、所述第六晶体管的控制极以及所述第九晶体管的第二极共同作为所述第一子下拉节点；所述第六晶体管的第一极作为所述所述下拉控制子电路的第一端；所述第...

【专利技术属性】
技术研发人员：林允植，刘立伟，张舜航，李昌峰，李付强，王洪润，胡合合，雷利平，
申请(专利权)人：京东方科技集团股份有限公司，
类型：发明
国别省市：