半导体器件及其形成方法技术

公开了半导体结构及其制造方法。示例性制造方法包括：提供工件，该工件包括衬底、衬底上方的隔离部件、穿过隔离部件突出的第一鳍形结构以及穿过隔离部件突出的第二鳍形结构；在第一鳍形结构和第二鳍形结构之间形成介电鳍；以及分别在第一鳍形结构和第二鳍形结构上方形成第一栅极结构和第二栅极结构。示例性制造方法也包括：从工件的背侧蚀刻隔离部件以形成暴露介电鳍的沟槽；从工件的背侧蚀刻介电鳍以形成延伸沟槽；以及在延伸沟槽上方沉积密封层。密封层覆盖第一栅极结构和第二栅极结构之间的气隙。本申请的实施例还涉及半导体器件及其形成方法。形成方法。形成方法。

【技术实现步骤摘要】
半导体器件及其形成方法


[0001]本申请的实施例涉及半导体器件及其形成方法。

技术介绍

[0002]半导体集成电路(IC)工业经历了指数级增长。IC材料和设计中的技术进步已经产生了多代IC，其中每一代都具有比上一代更小且更复杂的电路。在IC发展的过程中，功能密度(即，每芯片面积的互连器件的数量)普遍增加，而几何尺寸(即，可以使用制造工艺创建的最小组件(或线))已经减小。这种按比例缩小的工艺通常通过提高生产效率和降低相关成本来提供益处。这样的缩小也增加了处理和制造IC的复杂性。
[0003]例如，随着IC技术向更小的技术节点发展，已经引入多栅极金属氧化物半导体场效应晶体管(多栅极MOSFET或多栅极器件)，以通过增加栅极沟道耦接、减小断态电流以及减小短沟道效应(SCE)来提高栅极控制。多栅极器件通常是指具有设置在沟道区域的多于一侧上方的栅极结构(也称为栅极堆叠件)或其部分的器件。鳍式场效应晶体管(FinFET)和多桥沟道(MBC)晶体管是多栅极器件的实例，它们已成为高性能和低泄漏应用的流行和有前途的候选器件。FinFET具有由多于一侧上的栅极结构包裹的升高的沟道(例如，栅极包裹半导体材料的从衬底延伸的“鳍”的顶部和侧壁)。MBC晶体管具有可以部分或完全在沟道区域周围延伸的栅极结构，以在两侧或更多侧上提供对沟道区域的访问。因为其栅极结构围绕沟道区域，所以MBC晶体管也可以称为环绕栅晶体管(SGT)或全环栅(GAA)晶体管。
[0004]为了继续在更小的技术节点中为MBC晶体管提供期望的缩放和增加的密度，已经引入介电鳍(也称为混合介电鳍或混合鳍)以在栅极结构之间提供隔离。随着进一步减小栅极临界尺寸(CD)，栅极结构之间的寄生电容可能会降低器件性能，诸如电路速度和串扰耦接，即使介电鳍由低k介电材料制成。提高MBC晶体管栅极结构之间的隔离的措施可能在形成隔离结构同时进一步减小寄生电容方面面临的挑战。虽然现有的半导体器件通常足以满足其预期目的，但是它们并非在所有方面都令人满意。

技术实现思路

[0005]本申请的一些实施例提供了一种形成半导体器件的方法，包括：提供包括前侧和背侧的工件，所述工件包括衬底、位于所述衬底上方的隔离部件、从所述衬底突出并且穿过所述隔离部件的第一鳍形结构以及从所述衬底突出并且穿过所述隔离部件的第二鳍形结构，其中，所述衬底位于所述工件的背侧处，并且所述第一鳍形结构和所述第二鳍形结构位于所述工件的前侧处；在所述第一鳍形结构和所述第二鳍形结构之间形成介电鳍；分别在所述第一鳍形结构和所述第二鳍形结构上方形成第一栅极结构和第二栅极结构；从所述工件的背侧蚀刻所述隔离部件以形成暴露所述介电鳍的沟槽；从所述工件的背侧蚀刻所述介电鳍，从而形成延伸沟槽；以及在所述延伸沟槽上方沉积密封层，其中，所述密封层覆盖所述第一栅极结构和所述第二栅极结构之间的气隙。
[0006]本申请的另一些实施例提供了一种形成半导体器件的方法，包括：在衬底上方形
成多个沟道构件，所述沟道构件垂直堆叠；形成邻接所述沟道构件的横向端部的介电鳍；形成接合所述沟道构件的每个的栅极结构；去除所述衬底，从而暴露所述介电鳍的底面；去除所述介电鳍，从而形成暴露所述栅极结构的侧壁的沟槽；以及在所述沟槽上方沉积介电层，所述介电层在所述沟槽中捕获空隙。
[0007]本申请的又一些实施例提供了一种半导体器件，包括：垂直堆叠的第一多个沟道构件；垂直堆叠的第二多个沟道构件；第一栅极结构，接合所述第一多个沟道构件；第二栅极结构，接合所述第二多个沟道构件；第一金属布线层，位于所述半导体器件的前侧处；第二金属布线层，位于所述半导体器件的背侧处，其中，所述第一栅极结构和所述第二栅极结构垂直堆叠在所述第一金属布线层和所述第二金属布线层之间；以及隔离结构，垂直堆叠在所述第一金属布线层和所述第二金属布线层之间，其中，所述隔离结构包括横向堆叠在所述第一栅极结构和所述第二栅极结构之间的气隙。
附图说明
[0008]当结合附图进行阅读时，从以下详细描述可最佳理解本专利技术的各个方面。需要强调的是，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
[0009]图1A和图1B示出了根据本专利技术的一个或多个方面的用于制造半导体器件的示例性方法的流程图。
[0010]图2A、图2B、图2C、图3A、图3B、图3C、图4A、图4B、图4C、图5A、图5B、图5C、图6A、图6B、图6C、图7A、图7B、图7C、图8A、图8B、图8C、图9A、图9B、图9C、图10A、图10B、图10C、图11A、图11B、图11C、图12A、图12B、图12C、图13A、图13B、图13C、图14A、图14B、图14C、图15A、图15B、图15C、图16A、图16B、图16C、图17A、图17B、图17C、图18A、图18B、图18C、图19A、图19B、图19C、图20A、图20B、图20C、图21A、图21B、图21C、图22A、图22B、图22C、图23A、图23B、图23C、图24A、图24B、图24C、图25A、图25B、图25C、图26A、图26B、图26C、图27A、图27B、图27C、图28A、图28B、图28C、图29A、图29B、图29C、图30A、图30B、图30C、图31A、图31B、图31C、图32A、图32B、图32C示出了根据本专利技术的一个或多个方面在图1A和图1B的方法中的各个制造阶段期间的工件的局部截面图。
具体实施方式
[0011]以下公开内容提供了许多用于实现本专利技术的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本专利技术。当然，这些仅仅是实例，而不旨在限制本专利技术。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本专利技术可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
[0012]此外，本专利技术可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。此外，在以下本专利技术中，位于、连接至和/或耦接至另一部件的部件的形成可以包括部件直接接触形成的实施
例，并且也可以包括介于部件之间形成额外部件从而使得部件可以不直接接触的实施例。此外，使用例如“下部”、“上部”、“水平”、“垂直”、“在
…
之上”、“在
…
上方”、“在
…
下方”、“在
…
之下”、“向上”、“向下”、“顶部”、“底部”等空间相对术语及其衍生词(例如，“水平地”、“向下地”、“向上地”等)以易于理解本专利技术的一个部件与另一部件的关系。空间相对术语旨在覆盖包括部件的器件的不同方位。此外，当用“约”、“大概”等描述数值本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种形成半导体器件的方法，包括：提供包括前侧和背侧的工件，所述工件包括衬底、位于所述衬底上方的隔离部件、从所述衬底突出并且穿过所述隔离部件的第一鳍形结构以及从所述衬底突出并且穿过所述隔离部件的第二鳍形结构，其中，所述衬底位于所述工件的背侧处，并且所述第一鳍形结构和所述第二鳍形结构位于所述工件的前侧处；在所述第一鳍形结构和所述第二鳍形结构之间形成介电鳍；分别在所述第一鳍形结构和所述第二鳍形结构上方形成第一栅极结构和第二栅极结构；从所述工件的背侧蚀刻所述隔离部件以形成暴露所述介电鳍的沟槽；从所述工件的背侧蚀刻所述介电鳍，从而形成延伸沟槽；以及在所述延伸沟槽上方沉积密封层，其中，所述密封层覆盖所述第一栅极结构和所述第二栅极结构之间的气隙。2.根据权利要求1所述的方法，其中，所述介电鳍邻接所述第一鳍形结构和所述第二鳍形结构。3.根据权利要求1所述的方法，其中，所述沟槽也暴露所述第一栅极结构和所述第二栅极结构的部分。4.根据权利要求1所述的方法，其中，所述延伸沟槽暴露所述第一栅极结构和所述第二栅极结构的栅极介电层。5.根据权利要求4所述的方法，还包括：蚀刻所述栅极介电层以扩大所述延伸沟槽的体积。6.根据权利要求1所述的方法，其中，所述工件也包括邻接所述第一鳍形结构的第一源极/漏极部件和邻接所述第二鳍形结构的第二源极/漏极部件，并且其中，所述气隙连续延伸至夹在所述第一源极/漏极部件和所述第二源...

【专利技术属性】
技术研发人员：郑嵘健，江国诚，朱熙甯，陈冠霖，王志豪，程冠伦，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：