集成电路设计中的全局误跟踪分析制造技术

本公开的实施例涉及集成电路设计中的全局误跟踪分析。对于发射路径和捕获路径对中的每个电路元件，电路元件的参数值可以被修改被分配给该电路元件所属的电路元件的类别的变化量。接下来，可以计算用于发射路径和捕获路径对的时序松弛。径对的时序松弛。径对的时序松弛。

【技术实现步骤摘要】
集成电路设计中的全局误跟踪分析
[0001]相关申请
[0002]本申请要求于2020年8月14日提交的美国临时申请序列号63/065,780的权益，出于所有目的，其内容通过引用整体并入本文。


[0003]本公开涉及集成电路(IC)设计。更具体地，本公开涉及IC设计中的全局误跟踪分析。

技术介绍

[0004]工艺技术中的进步以及对计算和存储的日益增长的需求已经推动了IC设计的尺寸和复杂性的增加。静态时序分析(STA)是IC设计流程中的重要步骤，其中可以检查IC设计的时序约束，以确保当制造IC设计时IC设计按预期操作。

技术实现思路

[0005]本文描述的实施例的特征在于用于在IC设计中执行全局误跟踪分析的技术和系统。对于发射路径和捕获路径对中的每个电路元件，电路元件的参数值可以被修改被分配给该电路元件所属的电路元件的类别的变化量。接下来，可以计算时序松弛用于发射路径和捕获路径对。
[0006]在本文描述的一些实施例中，电路元件的每个类别具有对应的变化模型，该变化模型被用于将变化量分配给电路元件的类别。在本文描述的一些实施例中，变化模型是基于拐角的模型。在本文所述的一些实施例中，变化模型是统计模型。
[0007]在本文描述的一些实施例中，电路元件的每个类别对应于掩模集合，其中使用对应于电路元件的给定类别的掩模集合来制造在电路元件的给定的类别中的每个电路元件。
[0008]在本文描述的一些实施例中，电路元件的至少一个类别包括具有相同阈值电压的晶体管。在本文描述的一些实施例中，电路元件的至少一个类别包括具有相同掺杂类型的晶体管。在本文描述的一些实施例中，电路元件的至少一个类别包括具有相同沟道长度的晶体管。在本文描述的一些实施例中，电路元件的至少一个类别包括相同金属层上的互连。
[0009]在本文描述的一些实施例中，可以基于变化模型来生成分配，其中每个分配包括用于电路元件的每个类别的参数变化量。接下来，可以基于分配在变化模型之间决定相关性。可以构建时序
‑
松弛
‑
敏感性模型，该模型计算分配对时序松弛的影响。接下来，时序
‑
松弛
‑
敏感性模型可以被用于计算与相关的分配的集合相对应的时序松弛的集合，该集合是基于变化模型之间的相关性生成的。
附图说明
[0010]基于以下给定的详细描述和附图可以理解本公开。附图用于说明目的，并不限制本公开的范围。此外，附图不一定按比例绘制。
[0011]图1图示了根据本文描述的一些实施例的通过对全局误跟踪进行建模来计算时序松弛的过程。
[0012]图2图示了根据本文描述的一些实施例的用于分析时序路径的过程。
[0013]图3图示了根据本文描述的一些实施例的基于拐角的时序签收和基于区域的时序签收。
[0014]图4图示了根据本文描述的一些实施例的基于拐角的模型。
[0015]图5图示了根据本文描述的一些实施例的统计模型。
[0016]图6图示了根据本文描述的一些实施例的基于拐角的模型的覆盖范围和统计模型的覆盖范围。
[0017]图7图示了根据本文描述的一些实施例的用于基于蒙特卡洛(MC)的全局误跟踪分析的过程。
[0018]图8图示了根据本文描述的一些实施例的时序松弛的分布。
[0019]图9图示了在制品(诸如，集成电路)的设计、验证和制造期间使用的工艺的示例集合，以转换和验证代表集成电路的设计数据和指令。
[0020]图10图示了计算机系统的示例机器，在该计算机系统内可以执行用于导致机器执行本文讨论的任何一个或多个方法的指令。
具体实施方式
[0021]可以通过使用半导体制造工艺来制造IC芯片。半导体制造工艺中的每一步都可以使用复杂的物理和/或化学工艺。术语“工艺变化”可以指在半导体制造期间发生的一个或多个随机和/或系统变化，该变化导致在所制造的IC芯片中的电路元件的特性和/或行为中的变化。术语“误跟踪(mistracking)”可以指不同的电路元件受到给定的工艺变化的不同地影响。例如，给定工艺变化可以导致一种类型的晶体管开关速度更快，但是导致另一种类型的晶体管开关速度更慢。术语“工艺拐角(process corner)”或“拐角”可以指与工艺变化的相对应的电路元件的电气属性的值。例如，给定的工艺拐角可以对应于特定的晶体管阈值电压值。
[0022]随着技术节点的不断缩小，IC设计对于变化(诸如，阈值电压变化、掺杂密度变化和几何变化)变得越来越敏感。术语“技术节点”可以指能够通过半导体制造工艺可靠地制造的最小特征尺寸。例如，术语“5nm节点”可以指可以可靠地制造5nm特征的半导体制造工艺。术语“高级技术节点”可以指当前正在使用的最小技术节点。
[0023]工艺变化通常可以被分类为全局变化和局部变化。术语“全局”可以指整个IC设计，而术语“局部”可以指电路元件周围的邻域。具体地，全局变化可以影响整个IC设计中属于电路元件的相同类别的电路元件。属于不同类别的电路元件可能受到全局变化的影响不同。这可能导致全局误跟踪，如果建模不准确，则可能导致严重的时序问题并且导致芯片故障。
[0024]本文描述的实施例通常适用于任何电路元件中的全局变化。全局变化的一个示例是可能由晶体管阈值电压中的变化导致的阈值电压(Vt)误跟踪。全局变化的另一示例是可以由金属层中的金属线之间的宽度、电阻率、厚度和/或间距的变化导致的互连误跟踪。
[0025]掩模的不同集合可以被用于制造属于不同Vt类别的晶体管，这可以导致晶体管阈
值电压变化在一个Vt类别内强烈地相关，但是在不同的Vt类别之间较弱地相关。同样，掩模的不同集合可以被用于制造不同的金属层，这可以导致电阻率和/或电容变化在一个金属层内强烈地相关，但是在不同的金属层之间较弱地相关。
[0026]通过假设所有晶体管和/或互连具有基于相同拐角的变化来执行IC设计时序签收分析会导致不准确。用户可以利用基于裕量的方法来实现时序安全。例如，可以使用时序降额(例如通过在捕获路径中施加最小时序降额并且在发射路径中施加最大时序降额)来限制Vt误跟踪影响。术语“降额(derate)”可以指为了安全被添加到参数值的误差裕量。
[0027]这种基于捕获路径上最小和发射路径上最大的时序降额的方法可以实现签收安全。然而，这种方法过于悲观，导致在性能、功率和面积(PPA)方面的过度设计。如果该方法报告的PPA相关值(例如，路径的时序松弛、IC设计的面积、IC设计的泄漏功率)比在实际制造的IC芯片中可能发生的PPA相关的值的范围更差，则该方法是“悲观的”。如果在这些方法中的签收期间没有悲观地执行降额，则可以导致不安全的签收。
[0028]误跟踪还可以对IC设计施加其它限制。例如，IC设计可能被迫在时钟网络中仅使用一个Vt分类，以使电路行为更加一致。在使用许多Vt类别的高级技术节点处，该约束可以变得更加有限。
[0029]因此，本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种方法，包括：在电路设计中将相应的变化量分配给电路元件的多个类别中的电路元件的每个类别；将电路设计的发射路径和捕获路径对中的每个电路元件的参数值修改与所述电路元件所属的电路元件的类别相对应的变化量；以及由处理器基于被修改的所述参数值计算用于所述发射路径和捕获路径对的时序松弛。2.根据权利要求1所述的方法，其中电路元件的每个类别具有对应的变化模型，所述变化模型被用于将所述变化量分配给电路元件的所述类别。3.根据权利要求2所述的方法，其中所述变化模型是基于拐角的模型。4.根据权利要求2所述的方法，其中所述变化模型是统计模型。5.根据权利要求1所述的方法，其中电路元件的每个类别对应于掩模的集合，并且其中使用相同的掩模的集合制造在电路元件的给定类别中的每个电路元件。6.根据权利要求1所述的方法，其中电路元件的至少一个类别包括具有相同阈值电压、相同掺杂类型和相同沟道长度中的一个或多个的晶体管。7.根据权利要求1所述的方法，其中电路元件的至少一个类别包括在相同金属层上的互连。8.根据权利要求1所述的方法，进一步包括基于将所述时序松弛与临界时序松弛阈值进行比较来将所述时序松弛识别为临界时序松弛。9.一种存储指令的非暂态存储介质，所述指令在被处理器执行所述指令时，导致所述处理器：在电路设计中将相应的变化量分配给电路元件的多个类别中的电路元件的每个类别；将电路设计的发射路径和捕获路径对中的每个电路元件的参数值修改与所述电路元件所属的电路元件的类别相对应的变化量；以及基于被修改的所述参数值计算用于所述发射路径和捕获路径对的时序松弛。10.根据权利要求9所述的非暂态存储介质，其中电路元件的每个类别具有对应的变化模型，所述变化模型被用于将所述变化量分配给电路元件的所述类别。11.根据权利要求10所述的非暂态存储介质，其中所述变化模型是基于拐角的模型。12.根据权...

【专利技术属性】
技术研发人员：柴雯雯，丁莉，
申请(专利权)人：美商新思科技有限公司，
类型：发明
国别省市：