半导体器件及其形成方法技术

结构具有位于衬底上方并且邻近介电部件的半导体层的堆叠件。形成包裹每层和介电部件的栅极电介质。在栅极电介质和介电部件上方沉积第一栅电极材料的第一层。介电部件上的第一层凹进至介电部件的顶面下方第一高度。在第一层上方沉积第一栅电极材料的第二层。去除衬底的第一区域中的第一栅电极材料以暴露栅极电介质的位于第一区域中的部分，而保留衬底的第二区域中的第一栅电极材料。在栅极电介质的暴露部分上方和第一栅电极材料的剩余部分上方沉积第二栅电极材料。本申请的实施例还涉及半导体器件及其形成方法。导体器件及其形成方法。导体器件及其形成方法。

【技术实现步骤摘要】
半导体器件及其形成方法


[0001]本申请的实施例涉及半导体器件及其形成方法。

技术介绍

[0002]电子工业对更小且更快的电子器件的需求日益增长，这些电子器件同时能够支持更多日益复杂和精密的功能。为了满足这些需求，集成电路(IC)工业中存在制造低成本、高性能和低功耗IC的持续趋势。迄今为止，这些目标已经在很大程度上通过减小IC尺寸(例如，最小IC部件尺寸)来实现，从而提高生产效率并且降低相关成本。但是，这种缩放也增加了IC制造工艺的复杂性。因此，实现IC器件及其性能的持续进步需要IC制造工艺和技术中的类似进步。
[0003]基于纳米片的器件(有时也称为全环栅器件、多桥沟道器件等)由于其更好的栅极控制能力、更低的漏电流以及与FinFET器件布局的完全兼容性，是将CMOS推向技术路线的下一阶段的有前途的候选器件。基于纳米片的器件的制造需要多次迭代蚀刻和沉积。随着相反导电性的晶体管之间的间隔变得越来越小，在不损坏相邻部件的情况下实现这种重复蚀刻操作变得越来越具有挑战性。这种挑战可能导致性能或可靠性的下降。因此，虽然现有半导体器件(特别是多栅极器件)及其制造方法对于它们的预期目的已经足够，但是它们并非在所有方面都完全令人满意。

技术实现思路

[0004]本申请的一些实施例提供了一种形成半导体器件的方法，包括：提供结构，所述结构具有衬底和位于所述衬底的表面上方并且邻近介电部件的半导体层的堆叠件，所述半导体层的每个在所述相应堆叠件内彼此垂直间隔开；形成包裹所述半导体层和所述介电部件的每个的栅极介电层；在所述栅极介电层上方和所述介电部件上方沉积所述第一栅电极材料的第一层；使所述介电部件上的所述第一栅电极材料的所述第一层凹进至所述介电部件的顶面下方第一高度；在所述第一栅电极材料的所述第一层上方沉积所述第一栅电极材料的第二层；去除所述衬底的第一区域中的所述第一栅电极材料以暴露所述栅极介电层的位于所述第一区域中的部分而不去除所述衬底的第二区域中的所述第一栅电极材料；以及在所述栅极介电层的暴露部分上方和所述第一栅电极材料的剩余部分上沉积第二栅电极材料。
[0005]本申请的另一些实施例提供了一种形成半导体器件的方法，包括：在第一对介电部件之间的第一区域中的衬底上方形成第一纳米结构；在第二对介电部件之间的第二区域中的衬底上方形成第二纳米结构；形成包裹所述第一纳米结构和所述第二纳米结构的栅极介电层；在所述第一对介电部件和所述第二对介电部件上形成第一栅电极材料的包裹所述栅极介电层的第一层；使所述第一层凹进以暴露所述第一对介电部件和所述第二对介电部件的顶部；在所述第一对介电部件和所述第二对介电部件的暴露顶部上以及所述第一层上形成所述第一栅电极材料的第二层；去除所述第一对介电部件之间的所述第一栅电极材料
以暴露所述栅极介电层的部分；以及在所述栅极介电层的位于所述第一对介电部件之间的所述暴露部分上以及在第一栅电极材料的位于所述第二对介电部件之间的剩余部分上沉积第二栅电极材料。
[0006]本申请的又一些实施例提供了一种半导体器件，包括：半导体衬底，具有衬底表面；半导体层，位于所述半导体衬底上方并且沿垂直于所述衬底表面的第一方向与所述半导体衬底分隔开；介电部件，邻近所述半导体层，从所述衬底表面沿所述第一方向延伸，所述介电部件具有面向所述半导体层的第一侧面和与所述第一侧面相对的第二侧面；栅极介电层，具有包裹所述半导体层的第一部分和位于所述介电部件的所述第一侧面上的第二部分；第一栅电极层，其中，所述第一栅电极层包括包裹所述栅极介电层的所述第一部分的第一段，以及从所述第一段延伸至所述栅极介电层的所述第二部分的侧壁表面的第二段，所述第二段具有高于所述第一栅电极层的所述第一段的顶面并且低于所述介电部件的顶面的顶面；以及第二栅电极层，位于所述第一栅电极层的所述第一段的顶面上、位于所述第一栅电极层的所述第二段的顶面和侧壁表面上以及位于所述介电部件的所述第一侧面上。
附图说明
[0007]当结合附图进行阅读时，从以下详细描述可最佳理解本专利技术。需要强调，根据工业中的标准实践，各个部件未按比例绘制，仅用于说明目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
[0008]图1是根据本专利技术的各个方面的用于制造半导体器件的方法的流程图。
[0009]图2A是根据本专利技术的各个方面的半导体器件的示意性顶视图。图2B和图2C是根据本专利技术的实施例的图2A中的半导体器件的部分示意性截面图。
[0010]图3、图4、图5、图6、图7、图8、图9、图10、图11、图12、图13和图14是根据本专利技术的各个方面的图2A中的半导体器件处于各个制造阶段(诸如与图1中的方法相关的那些)的部分示意性截面图。
具体实施方式
[0011]以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本专利技术。当然，这些仅仅是实例，而不旨在限制本专利技术。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本专利技术可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
[0012]此外，为了便于描述，在此可以使用诸如“在
…
之下”、“在
…
下方”、“下部”、“在
…
之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。此外，当利用“约”、“大概”等描述数值或数值范围时，根据考虑到本文公开的具体技术的本领域技术人员的知识，该术语包括在所描述的数值的
某些变化(诸如+/
‑
10％或其它变化)内的数值，除非另外指明。例如，术语“约5nm”可以包括4.5nm至5.5nm、4.0nm至5.0nm等的尺寸范围。
[0013]本专利技术总体上涉及诸如集成电路(IC)的半导体器件，并且更具体地，涉及具有基于纳米片的器件(或基于纳米片的晶体管)的IC器件。基于纳米片的器件是指具有垂直堆叠、水平取向的多沟道的晶体管。术语基于纳米片的器件广泛地涵盖具有任何合适形状的沟道的这种器件，诸如纳米线、纳米片、纳米棒等。基于纳米片的器件有时可互换地称为全环栅器件(GAA器件)或多桥沟道器件(MBC器件)。基于纳米片的器件由于其更好的栅极控制能力、更低的漏电流以及与FinFET器件布局的完全兼容性，是将CMOS推向技术路线的下一阶段的有前途的候选器件。但是，基于纳米片的器件具有复杂的器件结构，并且基于纳米片的器件的器件部件之间的有限间隔有时会带来更多的处理挑战。例如，一些基于纳米片的本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种形成半导体器件的方法，包括：提供结构，所述结构具有衬底和位于所述衬底的表面上方并且邻近介电部件的半导体层的堆叠件，所述半导体层的每个在所述相应堆叠件内彼此垂直间隔开；形成包裹所述半导体层和所述介电部件的每个的栅极介电层；在所述栅极介电层上方和所述介电部件上方沉积所述第一栅电极材料的第一层；使所述介电部件上的所述第一栅电极材料的所述第一层凹进至所述介电部件的顶面下方第一高度；在所述第一栅电极材料的所述第一层上方沉积所述第一栅电极材料的第二层；去除所述衬底的第一区域中的所述第一栅电极材料以暴露所述栅极介电层的位于所述第一区域中的部分而不去除所述衬底的第二区域中的所述第一栅电极材料；以及在所述栅极介电层的暴露部分上方和所述第一栅电极材料的剩余部分上沉积第二栅电极材料。2.根据权利要求1所述的方法，其中，所述第一区域是n型器件区域，所述第二区域是p型器件区域。3.根据权利要求1所述的方法，还包括：在所述第二栅电极材料上方形成覆盖层，其中，所述覆盖层的形成封闭所述介电部件和所述半导体层之间的气隙。4.根据权利要求1所述的方法，其中，沉积所述第一层包括在相邻半导体层上形成所述第一层的相对表面，所述相对表面彼此间隔开第一距离，以及其中，沉积所述第二层包括沉积具有等于或大于所述第一距离的厚度的第二层。5.根据权利要求1所述的方法，其中，沉积所述第一层包括在所述介电部件上形成所述第一层的第一侧面以及在所述半导体层中的一个的侧壁上形成所述第一层的第二侧面，所述第二侧面面向所述第一侧面，以及其中，沉积所述第二层包括形成在所述第一侧面和所述第二侧面之间合并的所述第二层。6.根据权利要求1所述的方法，其中，沉积所述第二层包括在所述介电部件上方进行沉积，所述方法还包括在沉积所述第二层之后，使所述第二层凹进以暴露所述介电部件的侧壁表面。7.根据权利要求1所述的方法，其中，沉积所述第二栅电极材料包括在所述第一区域中沉积所述第二栅电极材料的包裹所述半导体...

【专利技术属性】
技术研发人员：徐崇威，江国诚，黄懋霖，朱龙琨，余佳霓，程冠伦，王志豪，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：