本发明专利技术提供存储器控制器、存储器系统及存储器系统的控制方法，可使存储器系统在可靠性，带宽和功耗方面达到最合适的性能。本发明专利技术提供的一种存储器控制器，可包括：译码器，被配置为接收并译码来自存储器模块的数据以生成译码后的数据；错误计数器，耦接于该译码器，被配置为产生该数据的错误位信息；和刷新率控制电路，耦接于该错误计数器，被配置为根据该错误位信息确定该存储器模块的刷新率。误位信息确定该存储器模块的刷新率。误位信息确定该存储器模块的刷新率。
【技术实现步骤摘要】
存储器控制器、存储器系统及存储器系统的控制方法
[0001]本专利技术涉及存储器
，具体地涉及存储器控制器、存储器系统及存储器系统的控制方法。
技术介绍
[0002]动态随机存取存储器(Dynamic Random Access Memory，DRAM)是一种广泛应用于电子设备的存储设备，可以临时存储大量数据。DRAM的性能将极大地影响整个系统的性能，具体来说，DRAM的可靠性对系统稳定性至关重要，DRAM带宽对系统性能至关重要，DRAM功率对系统功耗至关重要。此外，DRAM单元(cells)需要定期刷新(refresh)，以防止漏电流造成数据丢失，刷新率可能会显著影响DRAM的可靠性(例如误码率(bit error rate))，例如，如果DRAM具有更高的刷新率，则DRAM可能具有较低的误码率和较高的可靠性。但是，更高的刷新率可能会增加DRAM功率并降低DRAM带宽。
[0003]为了确定合适的刷新率，提供了温控刷新率，即根据DRAM当前的温度来确定刷新率。然而，温度并不是影响所需刷新率的唯一因素。半导体工艺变化、功率噪声和阿尔法粒子效应(alpha particle effect)也可能影响DRAM的可靠性，即在确定所需刷新率时也需要考虑这些因素。此外，所需的刷新率因芯片而异，因系统而异，常规机制可能对实际所需的刷新率过于乐观，以致DRAM的误码率可能高于预期，或传统机制可能对实际所需的刷新率过于悲观，从而可能浪费DRAM功率和DRAM带宽。
技术实现思路
[0004]本专利技术提供存储器控制器、存储器系统及存储器系统的控制方法，可使存储器系统在可靠性，带宽和功耗方面达到最合适的性能。
[0005]本专利技术提供的一种存储器控制器，可包括：译码器，被配置为接收并译码来自存储器模块的数据以生成译码后的数据；错误计数器，耦接于该译码器，被配置为产生该数据的错误位信息；和刷新率控制电路，耦接于该错误计数器，被配置为根据该错误位信息确定该存储器模块的刷新率。
[0006]本专利技术提供的一种存储器系统的控制方法，可包括：从存储器模块接收数据；译码该数据以生成译码后的数据；根据该数据和该译码后的数据生成错误位信息；和根据该错误位信息确定该存储器模块的刷新率。
[0007]本专利技术提供的一种存储器系统，可包括：存储器模块；和存储器控制器，被配置为访问该存储器模块，其中该存储器控制器可包括：译码器，被配置为接收并译码来自该存储器模块的数据以生成译码后的数据；错误计数器，耦接于该译码器，被配置为产生该数据的错误位信息；和刷新率控制电路，耦接于该错误计数器，被配置为根据该错误位信息确定该存储器模块的刷新率。
[0008]实施本专利技术实施例可使存储器系统在可靠性，带宽和功耗方面达到最合适的性能。
附图说明
[0009]图1是说明根据本专利技术一实施例的存储器系统100的图。
[0010]图2示出了根据本专利技术一实施例的控制电路114。
[0011]图3是根据本专利技术一实施例的存储器系统100的控制方法的流程图。
具体实施方式
[0012]在说明书及权利要求书当中使用了某些词汇来指称特定的组件。本领域技术人员应可理解，硬件制造商可能会用不同的名词来称呼同一个组件。本说明书及权利要求书并不以名称的差异来作为区分组件的方式，而是以组件在功能上的差异来作为区分的准则。在通篇说明书及权利要求当中所提及的“包含”及“包括”为一开放式的用语，故应解释成“包含但不限定于”。“大体上”或“大约”是指在可接受的误差范围内，本领域技术人员能够在一定误差范围内解决所述技术问题，基本达到所述技术效果。此外，“耦接”或“耦合”一词在此包含任何直接及间接的电性连接手段。因此，若文中描述一第一装置耦接于一第二装置，则代表该第一装置可直接电性连接于该第二装置，或通过其它装置或连接手段间接地电性连接至该第二装置。以下所述为实施本专利技术的较佳方式，目的在于说明本专利技术的精神而非用以限定本专利技术的保护范围，本专利技术的保护范围当视权利要求书所界定者为准。
[0013]接下面的描述为本专利技术预期的最优实施例。这些描述用于阐述本专利技术的大致原则而不应用于限制本专利技术。本专利技术的保护范围应在参考本专利技术的权利要求书的基础上进行认定。
[0014]图1是说明根据本专利技术一实施例的存储器系统100的图。如图1所示，存储器系统100包括存储器控制器(在本实施例中，DRAM控制器110作为存储器控制器)和存储器模块(在本实施例中，DRAM模块120作为存储器模块)，其中DRAM控制器110包括存储器接口电路112和控制电路114，DRAM模块120包括存储器接口电路122、控制电路124、存储器数组126以及温度传感器128。在本实施例中，DRAM控制器110和DRAM模块120通过多条连接线连接，该些连接线用于至少传输多个双向数据信号DQ、双向数据选通信号DQS、多个命令信号CMD、差分时钟信号CLK和编码后的温度CT。
[0015]当存储器系统100由DRAM系统实现时，命令信号可至少包括行(row)地址选通、列(column)地址选通和写使能信号。此外，图1所示的时钟信号或命令信号也可以是单向或双向的。
[0016]在存储器系统100的一般操作中，DRAM控制器110被安排为接收来自主机(host)或处理器(processor)的请求，并传送数据信号DQ、数据选通信号DQS、命令信号CMD、时钟信号CLK和时钟使能信号CKE中的至少一部分以访问DRAM模块120。此外，DRAM控制器110内的控制电路114可以包括相关电路，例如处理电路、写/读缓冲器、控制逻辑和仲裁器，以执行相关操作。DRAM控制器110的存储器接口电路112用以输出数据信号DQ、数据选通信号DQS、命令信号CMDs、时钟信号CLK至DRAM模块120。存储器接口电路122用以接收来自DRAM控制器110的数据信号DQ、数据选通信号DQS、命令信号CMDs和时钟信号CLK，并通过DQ连接线将数据输出到DRAM控制器110。控制电路124可包括读/写控制器、列译码器和行译码器，并且控制电路124用于接收来自存储器接口电路122的输出信号以访问存储器数组126。
[0017]在本实施例中，为了使DRAM模块120具有合适的刷新率，控制电路114被设计为根
据从DRAM模块120读取的数据的错误位计数(biterror count)或误码率(bit error rate)产生刷新命令。具体而言，图2示出了根据本专利技术一实施例的控制电路114。如图2所示，控制电路114至少包括译码器210、错误计数器220、刷新率控制电路230和命令队列240。译码器210被配置为从DRAM模块120接收数据和对应的奇偶校验，并使用对应的奇偶校验译码该数据来产生译码后的数据(decoded data)，其中该数据和对应的奇偶校验可以响应于DRAM控制器110发送的读命令而被读取。在对数据进行译码的过程中，译码器210可以知道哪个位具有错误，一旦发现错误位，译码器本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种存储器控制器，其特征在于，包括：译码器，被配置为接收并译码来自存储器模块的数据以生成译码后的数据；错误计数器，耦接于该译码器，被配置为产生该数据的错误位信息；和刷新率控制电路，耦接于该错误计数器，被配置为根据该错误位信息确定该存储器模块的刷新率。2.如权利要求1所述的存储器控制器，其特征在于，该错误位信息为在过去一段时间内该数据的错误位计数，或该错误位信息为该数据的误码率，或该错误位信息指示该数据的错误位属于哪个级别。3.如权利要求1所述的存储器控制器，其特征在于，该刷新率控制电路被配置为根据该错误位信息和该存储器模块的当前温度来确定该存储器模块的该刷新率。4.如权利要求1所述的存储器控制器，其特征在于，该刷新率控制电路被配置为当该错误位信息指示该数据的错误位计数或误码率大于第一阈值时增加该存储器模块的该刷新率，以及该刷新率控制电路被配置为当该错误位信息指示该数据的错误位计数或误码率小于第二阈值时则降低该存储器模块的该刷新率。5.如权利要求1所述的存储器控制器，其特征在于，该刷新率控制电路包括刷新计数器，其中该刷新率控制电路根据该错误位信息确定该刷新计数器的内部阈值，并且当该刷新计数器的计数器值达到该内部阈值时该刷新计数器向命令队列输出刷新命令。6.如权利要求5所述的存储器控制器，其特征在于，该刷新率控制电路被配置为当该错误位信息指示该数据的错误位计数或误码率大于第一阈值时降低该刷新计数器的该内部阈值，以及该刷新率控制电路被配置为当该错误位信息指示该数据的错误位计数或误码率小于第二阈值时，增加该刷新计数器的该内部阈值。7.如权利要求1所述的存储器控制器，其特征在于，该存储器控制器是动态随机存取存储器控制器，并且该存储器模块是动态随机存取存储器模块。8.一种存储器系统的控制方法，其特征在于，包括：从存储器模块接收数据；译码该数据以生成译码后的数据；根据该数据和该译码后的数据生成错误位信息；和根据该错误位信息确定该存储器模块的刷新率。9.如权利要求8所述的存储器系统的控制方法，其特征在于，该错误位信息为该数据在过去一段...
【专利技术属性】
技术研发人员：黄祥毅，
申请(专利权)人：联发科技股份有限公司，
类型：发明
国别省市：
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