数据存储单元、存储器及其存储器制作方法技术

本发明专利技术公开了一种数据存储单元、存储器及其存储器制作方法，其中该存储器形成方法包括形成多个栅电极线，以分别形成多个数据存储单元的栅极，以及形成多个导电线。多个数据存储单元呈阵列排列。多个导电线中的每一者耦接至多个栅电极线中的两个栅电极线，多个导电线中的每一者与多个栅电极线中的两个栅电极线至少部分重叠。少部分重叠。少部分重叠。

【技术实现步骤摘要】
数据存储单元、存储器及其存储器制作方法


[0001]本专利技术涉及数据存储单元、存储器及其存储器制作方法，并且更具体而言，涉及具有更高可靠性的数据存储单元、存储器及其存储器制作方法。

技术介绍

[0002]半导体存储器领域近年来受到高度关注。半导体存储器可以是易失性的或者非易失性的。非易失性半导体存储器即使在未供电时也能够保存数据，因此广泛应用在例如蜂窝电话、数码相机、个人数字助理、移动计算装置、非移动计算装置等电子装置中。
[0003]在存储器中，字线的长度可能造成无法忽略的电力损耗，而影响字线提供至存储器的数据存储单元的电压，进而导致写入或读取操作的不稳定性。此外，数据存储单元的栅极到字线之间会设置多层膜层，这些膜层可能使得栅极的电位不同。并且，当栅电极线的制作工艺缺陷时，可能造成信号传输异常。因此，如何最佳化字线的配置设计已成为重要课题。

技术实现思路

[0004]因此，本专利技术主要提供一种数据存储单元、存储器及其存储器制作方法，以提升可靠性。
[0005]本专利技术揭露一种存储器制作方法。所述存储器形成方法包括形成多个栅电极线，以分别形成多个数据存储单元的栅极，其中，所述多个数据存储单元呈阵列排列；以及形成多个导电线，其中，所述多个导电线中的每一者耦接至所述多个栅电极线中的两个栅电极线，所述多个导电线中的每一者与所述多个栅电极线中的所述两个栅电极线至少部分重叠。
[0006]本专利技术还揭露一种存储器。所述存储器包括多个数据存储单元，呈阵列排列，其中，所述多个数据存储单元的栅极分别形成多个栅电极线；以及多个导电线，其中，所述多个导电线中的每一者耦接至所述多个栅电极线中的两个栅电极线，所述多个导电线中的每一者与所述多个栅电极线中的所述两个栅电极线至少部分重叠。
[0007]本专利技术还揭露一种数据存储单元。所述数据存储单元包括一存储结构，其中，所述存储结构的一第一端电连接至一位线；一第一晶体管，包括一第一栅极、一第一漏极以及一第一源极；以及一第二晶体管，包括一第二栅极、一第二漏极以及一第二源极，其中，所述第一栅极电连接至所述第二栅极，所述存储结构的一第二端电连接至所述第一漏极及所述第二漏极，所述第一源极及所述第二源极电连接至一源极线。
附图说明
[0008]图1为本专利技术实施例一存储器的等效电路示意图；
[0009]图2为本专利技术实施例一存储器的等效电路示意图；
[0010]图3为本专利技术实施例的图2所示的存储器的局部示意图；
[0011]图4至图21为本专利技术实施例的存储器制作方法的示意图；
[0012]图22及图23分别为本专利技术实施例存储器的局部示意图。
[0013]主要元件符号说明
[0014][0015]具体实施方式
[0016]为了方便说明，本专利技术的各附图仅为示意以更容易了解本专利技术，其详细的比例可依照设计的需求进行调整。在文中所描述对于图形中相对元件的上下关系，在本领域者都应能理解其是指物件的相对位置而言，因此都可以翻转而呈现相同的构件，并包括物件的直接接触或不直接接触的实施例，其都应同属本说明书所揭露的范围，在此容先叙明。
[0017]在通篇说明书及附上的权利要求当中所提及的「包括」为一开放式的用语，故应解释成「包括但不限定于」。在通篇说明书及后续的权利要求当中所提及的「第一」、「第二」等叙述，仅用以区别不同的元件，并不对其产生顺序的限制。所述实施例在不抵触的情况下可以以各种方式组合。
[0018]请参考图1，图1为本专利技术实施例一存储器(Memory)10的等效电路示意图。存储器10可包括一数据存储单元(data storage cell)DSC、一源极线(Source Line)SL、一位线(Bit Line)BL、一导电线(conductive line)M0(也可以称为第一导电线)以及电阻Rm5所对
应的导电线(例如图3所示的导电线M5)(也可以称为第二导电线)。数据存储单元DSC可包括一存储结构Rt、晶体管(transistor)TT1、TT2以及电阻Rpl1、Rpl2。晶体管TT1(也可以称为第一晶体管)包括一栅极(gate)G1(也可以称为第一栅极)、一漏极(drain)D1(也可以称为第一漏极)以及一源极(source)S1(也可以称为第一源极)；晶体管TT2(也可以称为第二晶体管)包括一栅极G2(也可以称为第二栅极)、一漏极D2(也可以称为第二漏极)以及一源极S2(也可以称为第二源极)。
[0019]简单来说，电阻Rm5所对应的第二导电线可作为字线(Word Line)，其本身可能造成电力损耗，因此，本专利技术降低电阻Rm5的电阻值以减少其消耗的跨压。此外，晶体管的栅极(例如晶体管TT1的栅极G1或晶体管TT2的栅极G2)到字线之间可能设置多层膜层(例如图19所示的导电层M2、M4)，这些膜层可能使得晶体管TT1、TT2的栅极G1、G2的电位不同，本专利技术通过将导电线M0直接连接栅极G1、G2则可确保等电位，进而可提高可靠性(reliability)。
[0020]具体而言，字线可具有字线电压输入端Pnt，用来(例如从控制电路)接收字线电压。栅极G1电连接至栅极G2，例如栅极G1经由导电线M0电连接(直接连接并接触)至栅极G2。据此，栅极G1与字线电压输入端Pnt之间的一第一电位差dV1等于栅极G2与字线电压输入端Pnt之间的一第二电位差dV2。栅极G1、G2实质上具有相同的电位，也就是说，栅极G1的电位Vg1等于栅极G2的电位Vg2。
[0021]利用导电线M0，晶体管TT1、TT2的栅极G1、G2可电连接(直接连接并接触)至电阻Rpl1(也可以称为第一电阻)的一第一端，晶体管TT1、TT2的栅极G1、G2可电连接(直接连接并接触)至电阻Rpl2(也可以称为第二电阻)的一第一端。电阻Rpl1的一第二端及电阻Rpl2的一第二端经由第二导电线所对应的电阻Rm5电连接至字线电压输入端Pnt。据此，晶体管TT1、TT2的栅极G1、G2耦接至同一个字线。在一些实施例中，晶体管TT1、TT2可并联。晶体管TT1、TT2的源极S1、S2可电连接至源极线SL，漏极D1、D2可电连接至存储结构Rt的一第二端。
[0022]在一些实施例中，电阻Rm5为部分的第二导电线构成的电阻。在一些实施例中，第二导电线所对应的电阻Rm5的电阻值可为常规技术的五分之一，举例来说，电阻Rm5的电阻值可介于10欧姆(Ohm)与1280欧姆之间。对于28纳米制作工艺(28nm process technology)，电阻Rm5的电阻值可介于10欧姆与640欧姆之间。举例来说，当两个相邻的字线电压输入端Pnt之间有64个位线BL时，电阻Rm5的电阻值可为10欧姆；当两个相邻的字线电压输入端Pnt之间有4096个位线BL时，电阻Rm5的电阻值可为640欧姆。对于14纳米制作工艺，电阻Rm5的电阻值可介于20欧姆与1280欧姆之间。举例来说，当两个相邻的字线电压输入端Pnt之间有64个位线BL时，电阻Rm5的电阻值可为本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种存储器制作方法，其特征在于，所述存储器制作方法包括：形成多个栅电极线，以分别形成多个数据存储单元的栅极，其中，所述多个数据存储单元呈阵列排列；以及形成多个导电线，其中，所述多个导电线中的每一者耦接至所述多个栅电极线中的两个栅电极线，所述多个导电线中的每一者与所述多个栅电极线中的所述两个栅电极线至少部分重叠。2.如权利要求1所述的存储器制作方法，其特征在于，所述存储器制作方法还包括：形成多个位线，其中，所述多个位线平行于所述多个导电线，所述多个位线的中相邻的至少四个位线位于所述多个导电线中的相邻且对齐的两个导电线之间。3.如权利要求1所述的存储器制作方法，其特征在于，所述存储器制作方法还包括：形成多个源极线，其中，所述多个源极线平行于所述多个导电线，所述多个源极线中的每一者的两侧所相邻的导电线彼此错开而不对齐。4.如权利要求1所述的存储器制作方法，其特征在于，所述多个导电线中的每一者电连接且接触所述多个栅电极线中的两个栅电极线。5.如权利要求1所述的存储器制作方法，其特征在于，所述多个栅电极线中每一者的第一厚度为所述多个导电线中每一者的第二厚度的0.5倍至2倍，所述多个栅电极线中每一者的第一宽度为所述多个导电线中每一者的第二宽度的0.5倍至1倍，所述多个栅电极线中每一者的所述第一宽度为所述多个导电线中每一者的长度的0.1倍至0.2倍。6.如权利要求1所述的存储器制作方法，其特征在于，所述多个导电线分别为字线，所述多个导电线平行于所述多个栅电极线。7.如权利要求1所述的存储器制作方法，其特征在于，所述多个导电线中的相邻两者之间的第二间距大于或等于所述多个栅电极线中的相邻两者之间的第一间距的两倍，所述多个栅电极线中的相邻两者之间相隔的间隙宽小于或等于所述多个导电线中每一者的第二宽度。8.如权利要求1所述的存储器制作方法，其特征在于，所述多个栅电极线中每一者的第一厚度为所述多个导电线中每一者的第二厚度的0.1倍至0.5倍，所述多个栅电极线中每一者的第一宽度为所述多个导电线中每一者的第二宽度的0.2倍至0.5倍。9.如权利要求1所述的存储器制作方法，其特征在于，所述多个导电线中的每一者与所述多个栅电极线中的所述两个栅电极线完全重叠。10.如权利要求1所述的存储器制作方法，其特征在于，所述多个导电线包括多个第一导电线以及多个第二导电线，所述多个第一导电线垂直于所述多个第二导电线，所述多个第一导电线中重叠于所述多个第二导电线中的一者的第一导电线错开而不对齐于所述多个第一导电线中重叠于所述多个第二导电线中的另一者的另一第一导电线。11.一种存储器，其特征在于，所述存储器包括：多个数据存储单元，呈阵列排列，其中，所述多个数据存储单元的栅极分别形成多个栅电极线；以及多个导电线，其中，所述多个导电线中的每一者耦接至所述多个栅电极线中的两个栅电极线，所述多个导电线中的每一者与所述多个栅电极线中的所述两个栅电极线至少部分重叠。
12.如权利要求11所述的存储器，其特征在于，所述存储器还包括：多个位线，其中，所述多个位线平行于所述多个导电线，所述多个位线的中相邻的至少四个位线位于所述多个导电线中的相邻且对齐的两个导电线之间。13.如权利要求11所述的存储器，其特征在于，所述存储器还包括：多个源极线，其中，所述多个源极线平行于所述多个导电线，所述多...

【专利技术属性】
技术研发人员：李国兴，薛胜元，
申请(专利权)人：联华电子股份有限公司，
类型：发明
国别省市：