堆栈式存储器、存储器模块和存储器系统技术方案

一种堆栈式存储器，包括：封装基板，具有设置在其四周附近的信号接线端；以及多个存储器芯片，安装在所述封装基板的两面上，并共享所述信号接线端。设置点对点总线和串级链总线，用于向堆栈式存储器提供信号，以及将所述堆栈式存储器彼此相隔等于所述堆栈式存储器的长度的距离地安装在模块基板的两面上。此外，与设置在安装在所述模块基板的一面上的堆栈式存储器中的存储器芯片交替地同时选择设置在安装在所述模块基板的另一面上的堆栈式存储器中的存储器芯片。

【技术实现步骤摘要】

本专利技术涉及一种具有多个内置存储器芯片的堆栈式存储器、一种安装有多个堆栈式存储器的存储器模块以及一种具有该存储器模块的存储器系统。
技术介绍
最近，如DRAM等存储器的存取时间得到了提升，由此，使用点对点总线和串级链总线(daisy chain bus)的存储器系统已经成为所要考虑的对象，以便确保高速传输的信号的波形质量(例如，参见，RAMBUS Co.USA，Yellowstone Memory SystemRich Warmke，“Yellowstone，A Next Generation memory Signaling Technology”RAMBUS DEVELOPER FORUM，2002年10月29日，因特网<URLhttp//rambus.com/rdf/rdf2002/pdf/rdf_consumer_track.pdf>)。更具体地，已经开始设想使用多位点对点总线来传输DQ(数据)信号和DQS(DQ选通)信号而同时使用串级链总线来传输如CA(命令地址)信号、CLK(时钟)信号和CS(片选)信号等控制信号的存储器模块。最近，对于64位I/O存储器模块，单列存储器结构和双列存储器结构是已知的。单列存储器结构具有八个4位I/O(数据宽度)存储器安装在模块基板的正反面中的每一个上，即总共有16个存储器，并且同时激活所有的存储器。双列存储器结构具有八个8位I/O(数据宽度)存储器安装在模块基板的正反面中的每一个上，即总共有16个存储器。在这种存储器结构中，安装在模块基板的正反面中的每一个上的存储器共享8位宽的DQ信号配线，并且同时激活正面或反面上的八个存储器。图1A和1B示出了64位I/O、双列结构的传统存储器模块。图1A和1B所示的存储器模块101具有其中在模块基板102的正反面中的每一个上安装八个存储器(DRAM)，总共16个存储器的结构。每个存储器103都是8位I/O型的，并且设置在模块基板102的正反面上相对位置处的两个存储器103共享8位DQ信号配线(signalwiring)。对于图1A、1B所示的存储器模块101的DQ信号配线，采用点对点总线，在存储器模块101中的存储器控制器104和各个存储器103(DRAM)之间进行点对点连接。以设置在每个存储器103中的ODT(OnDie Terminator)端接点对点总线，由此防止了通过点对点总线传输的DQ信号和DQS信号的反射。此外，对于CA和CLK信号配线以及用于选择要激活的存储器的CS信号，采用串级链总线，其中存储器模块101的所有存储器103共享CA和CLK信号配线，以端接器端接配线的末端。仅供参考，由预定要同时激活的存储器组(列)独享每个CS信号配线。将如图1A和1B所示的、安装在存储器模块101上的存储器103分为两组(列)，每一个均由分别设置在模块基板102的正反面上的八个存储器103组成。在存储器模块101的这种双列结构中，同时使八个存储器103的存储体有效(例如，图1B中画有斜线的存储器)。然而，关于存储器模块，已知的问题是存储器存取速度的提升通常增加功率消耗，并由此导致封装的温度上升，并因而使存储器的性能退化。在上述单列和双列结构的存储器模块中，考虑到同时被设置为有效状态的存储器的数量，双列结构需要比单列结构更小的功率消耗，从而使温度上升得以抑制。因此，可以优选地配置存储器模块，从而使同时被设置为有效状态的存储器的数量进一步减少，以便进一步降低存储器模块的功率效率。例如，可以预期四列结构，其中在模块基板的正反面中的每一个上安装八个16位I/O存储器，总共16个存储器，设置在模块基板的正反面上的相对位置处的四个相邻存储器的每个存储体共享16位DQ信号配线，并同时被设置为有效状态。图2A和2B通过使用普通的存储器示出了四列结构的传统64位I/O存储器模块。配置图2A和2B所示的存储器模块201，从而在模块基板202的正反面中的每一个上安装八个存储器，总共16个存储器(DRAM)203，与如图1A和1B所示的存储器模块101一样。存储器模块201具有如下结构每个存储器203均为16位I/O的，并设置在模块基板202的正反面上的相对位置，此外，四个相邻的存储器203共享16位DQ信号配线。与图1A和1B所示的存储器模块101一样，对于如图2A和2B所示的存储器模块201的DQ信号配线，采用点对点总线，并通过点对点连接连接存储器控制器(未示出)与安装在模块基板202上的每个存储器203。设置在每个存储器203中的ODT(On Die Terminator)端接点对点总线，以防止由点对点总线传输的DQ和DQS信号的反射。此外，与图1A和1B所示的存储器模块101的情况一样，对于CA、CLK信号配线和CS信号配线，采用串级链总线，存储器模块201中的所有存储器203共享CA、CLK信号配线，并通过端接器端接其配线末端。此外，由要被同时设置为有效状态的存储器203的组(列)独享每个CS信号配线。将要安装在如图2A和2B所示的存储器模块201上的存储器203设置在模块基板202的正反面的相对位置，并分为四个组，每组为四个相邻的存储器，其中在此四列结构的存储器模块201中，同时激活四个存储器203(图2A中画有斜线的存储器)。因此，与如图1A和1B所示的双列结构的存储器模块101相比，降低了功率消耗。在如图2A和2B所示的四列存储器模块中，由设置在模块基板的正反面上的相对位置处的四个相邻存储器组成的每个存储体共享16根DQ信号配线。结果，需要穿越模块基板、在安装在正反面上的两个存储器之间排列8根DQ信号配线，并沿两个方向分支所述配线，从而使分支配线与相邻存储器相连。但是，存储器被相当靠近地安装在模块基板上，几乎没有留下任何空间，从而配线间的距离较短，并且也对存储器的DQ信号配线的配线方向设置了限制。因此，DQ信号配线的配线自由度大幅度下降，与两个存储器相连的配线长度变得不对称并显著地波动，以及串扰噪声和ISI(信号间干扰)噪声增加。此外，信号的到达定时的波动增加，DQ信号的波形质量退化，导致了通过总线的高速传输的困难性。此外，需要在相同的定时接收CA和CS信号，因为在存储器模块中，按照相同的方式对这些信号进行处理。因此，需要调整CA信号配线和CS信号配线的传输特性，以使得CA信号和CA信号的传输速度之间没有区别。
技术实现思路
本专利技术的目的是提出一种四列结构的存储器模块，能够实现高速数据传输，而不会使信号质量退化，并能够实现对多种控制信号的信号配线的传输特性的调整，此外，有利于实现低功率消耗。为了实现上述目的，配置本专利技术的堆栈式存储器，以包括封装基板，具有设置在其四周附加的信号接线端；以及多个存储器芯片，安装在所述封装基板的两面上，并共享所述信号接线端。在上述堆栈式存储器中，当针对四列结构的存储器模块，采用所述堆栈式存储器时，不需要相邻的存储器共享点对点总线(DQ信号配线)，因为构建在每个堆栈式存储器中的多个存储器芯片共享信号接线端。因此，避免了对DQ信号配线的分支，或在配线方向上对DQ信号配线加以限制。另一方面，配置根据本专利技术的存储器模块，以包括上述堆栈式存储器和具有用于向所述堆栈式存储器提本文档来自技高网...

【技术保护点】
一种堆栈式存储器，包括：封装基板，具有设置在其四周附近的信号接线端；以及多个存储器芯片，安装在所述封装基板的两面上，并共享所述信号接线端。

【技术特征摘要】
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【专利技术属性】
技术研发人员：船场诚司，西尾洋二，
申请(专利权)人：尔必达存储器股份有限公司，
类型：发明
国别省市：JP[日本]