用于减小I/O NMOS反短沟道效应的离子注入制造技术

一种用于减少Ｉ／ＯＮＭＯＳ反短沟道效应的选择性离子局部沟道离子注入的方法，其操作步骤为：第一步，在Ｐ沟道和ＡＰＴ离子注入后，淀积多晶硅；第二步，采用Ｉ／ＯＮＭＯＳＬＤＤ光刻版刻去该管栅区的多晶硅；第三步， 淀积氧化硅；第四步，采用湿法腐蚀氧化硅，形成一定厚度的两个内侧墙，随后进行调整阈值电压的离子注入，其中腐蚀氧化硅的厚度略大于所淀积的氧化硅厚度；第五步，除去多晶和氧化物，继续正常的工艺流程，进行栅氧化层淀积。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术涉及一种用于减小I/O NMOS反短沟道效应的离子注入，特别是指一种用于减小I/O NMOS反短沟道效应的选择性沟道离子注入。
技术介绍
反短沟道效应(RSCE)在亚微米NMOS器件中日益重要。由于低掺杂源/漏(LDD)和源/漏(SD)离子注入所形成的损伤，在热处理过程中形成硼的瞬态增强扩散(TED)，造成沟道两边硼的峰形分布，从而使得器件的阈值电压随栅长的减小而增加。RSCE引起的阈值电压随栅长分布的不均匀性很容易由于工艺起伏而形成器件特性的漂移，比如栅刻蚀的误差会引起短沟道器件阈值电压的剧烈变化。为了提高工艺的容错性，需要在I/O NMOS中减小RSCE，使得阈值电压分布更加平坦。
技术实现思路
本专利技术的目的在于提供一种对I/O NMOS的选择性局部沟道离子注入，其能减少反短沟道效应，形成较均匀的硼分布。本专利技术的目的还在于提供一种可以采用选择性沟道离子注入的晶体管组件。对NMOS器件沟道采用选择性离子注入，形成更加均匀的沟道硼分布，从而有效地减小阈值电压的分布起伏。本专利技术的对I/O NMOS选择性离子局部沟道离子注入的步骤如下 第一步，在P沟道和APT离子注入后，淀积多晶硅；第二步，采用I/O NMOS LDD光刻版刻去该管栅区的多晶硅；第三步，淀积氧化硅；第四步，采用湿法腐蚀氧化硅，形成一定厚度的两个内侧墙，随后进行调整阈值电压的离子注入，其中腐蚀氧化硅的厚度略大于所淀积的氧化硅；第五步，除去多晶和氧化物，继续正常的工艺流程，进行栅氧化层淀积。对应本专利技术目的之二的晶体管器件，其包括P型衬底，其上覆盖的多晶硅层及其沟道窗口；多晶硅的内侧具有由氧化硅淀积并刻蚀而成的内侧墙。通过上述设置，与现有技术相比，本专利技术的有益效果是通过选择性离子注入，降低NMOS制作过程中的RSCE，使得阈值电压分布更均匀，采用本专利技术不需要增加新的光刻版，且热载流子效应得到改善，源漏结电容几乎维持不变。提高了NMOS管的工艺特性。附图说明图1是本专利技术选择性沟道离子注入的工艺步骤。图2是用TCAD模拟的I/O NMOS选择性沟道离子注入后沟道内硼的横向分布。图3是用TCAD模拟的I/O NMOS选择性沟道离子注入后，新工艺与常规工艺中阈值电压随栅长的变化对比。图4是本专利技术的选择性沟道离子注入I/O NMOS的器件。其中 具体实施例方式下面结合附图和实施例对本技术作进一步描述。本专利技术的技术实现步骤如下请参阅图1所示，选择性沟道离子注入工艺首先在P沟道和APT离子注入后，淀积2000多晶硅，在单晶硅衬底的上方形成一个多晶硅层；第二步，采用I/O NMOS LDD光刻版刻去该管栅区的多晶硅；第三步，淀积氧化硅700，在多晶硅层区域及光刻版刻去的区域的表面形成一个氧化硅层；第四步，采用湿法腐蚀氧化硅800，则多晶硅区域的氧化硅层被去掉，从而在光刻版刻去的区域形成宽度为700的两个内侧墙，随后根据需要进行调整阈值电压的离子注入；最后，除去多晶和氧化物，继续正常的工艺流程，进行栅氧化层淀积。采用以上步骤后的I/O NMOS晶体管中的沟道中硼离子的横向分布比常规的沟道全注入要均匀，更重要的是消除了沟道两端的峰状分布。参阅图2所示的新工艺与常规工艺的沟道内硼分布曲线的对比可以看出，原本在距离沟道中心线0.125至0.175单位距离处两个峰状分布被有效消除。这样，阈值电压分布更均匀，提高了NMOS管的电学性能。请参阅图3所示新工艺与常规工艺I/O NMOS阈值电压随栅长的变化曲线对比图可以看出，在采用新工艺后，能够减小阈值电压随沟道长度的起伏。且由于反穿通离子注入没有改变，短沟道效应在新工艺中没有变坏。本专利技术的采用减小I/O NMOS反短沟道效应的选择性沟道离子注入晶体管器件，其包括P型衬底，其上覆盖的多晶硅层及其沟道窗口；多晶硅的内侧具有由氧化硅淀积并刻蚀而成的内侧墙。综上所述，本专利技术能够完成专利技术目的，使得采用本专利技术的选择性局部沟道离子注入方法制成的I/O NMOS晶体管能够形成较均匀为硼分布，从而阈值电压分布更均匀。本专利技术中不需要增加新的光刻版，热载流子效应得到改善，而且源/漏结电容几乎不变。权利要求1.一种用于减少I/O NMOS反短沟道效应的选择性离子局部沟道离子注入的方法，其操作步骤为第一步，在P沟道和APT离子注入后，淀积多晶硅；第二步，采用I/O NMOS LDD光刻版刻去该管栅区的多晶硅；第三步，淀积氧化硅；第四步，采用湿法腐蚀氧化硅，形成一定厚度的两个内侧墙，随后进行调整阈值电压的离子注入，其中腐蚀氧化硅的厚度略大于所淀积的氧化硅厚度；第五步，除去多晶和氧化物，继续正常的工艺流程，进行栅氧化层淀积。2.如权利要求1所述的选择性离子注入方法，其特征在于第一步中淀积多晶硅为2000。3.如权利要求2所述的选择性离子注入方法，其特征在于第三步中积淀氧化硅700，而在第四步中腐蚀氧化硅的厚度为800。4.一种用于减少I/O NMOS反短沟道效应的选择性离子局部沟道离子注入的晶体管器件，其包括P型衬底；其上覆盖的多晶硅层及其沟道窗口；多晶硅的内侧具有由氧化硅淀积并刻蚀而成的内侧墙。5.如权利要求4所述的用于减少I/O NMOS反短沟道效应的选择性离子局部沟道离子注入的晶体管组件，其特征是所述的内侧墙厚度为700。全文摘要本专利技术公开了一种用于减小I/O NMOS反短沟道效应的选择性沟道离子注入，其工艺步骤为首先，在P沟道和APT离子注入后，淀积2000多晶硅；第二步，采用I/ONMOS LDD光刻版刻去该管栅区的多晶硅；第三步，淀积氧化硅700；第四步，湿法腐蚀氧化硅800，形成宽度为700的两个内侧墙，随后进行调整阈值电压的离子注入；最后，除去多晶和氧化物，继续正常的工艺流程，进行栅氧化层淀积。通过选择性硼注入，硼的分布比常规的沟道全注入要均匀，消除了沟道两端的峰状分布。文档编号H01L21/336GK1627488SQ20031010922公开日2005年6月15日 申请日期2003年12月10日 优先权日2003年12月10日专利技术者钱文生, 那炜, 郭永芳, 肖胜安, 姚泽强 申请人:上海华虹Nec电子有限公司 本文档来自技高网...

【技术保护点】

【技术特征摘要】

【专利技术属性】
技术研发人员：钱文生，那炜，郭永芳，肖胜安，姚泽强，
申请(专利权)人：上海华虹NEC电子有限公司，
类型：发明
国别省市：