薄膜晶体管的结构及其制造方法技术

一种薄膜晶体管（Ｔｈｉｎ　　Ｆｉｌｍ　　Ｔｒａｎｓｉｓｔｏｒ，ＴＦＴ），系利用间隔层（Ｓｐａｃｅｒ　　Ｌａｙｅｒ）隔绝含氮的绝缘层和ＮＩ接合区，以使漏电流量降低，提升ＴＦＴ组件的电子稳定性。其中，在背沟道蚀刻式ＴＦＴ组件中，间隔层，例如是氧化层，系形成于沟道区间的侧壁，用以隔开氮化硅保护层和ＮＩ接合区。在蚀刻停止式ＴＦＴ组件中，间隔层则形成于蚀刻停止层的两侧，用以隔绝氮化硅蚀刻停止层和ＮＩ接合区。

【技术实现步骤摘要】

本专利技术涉及一种，且特别涉及一种可降低漏电流的薄膜晶体管结构及其制造方法。
技术介绍
随着半导体工艺技术的蓬勃发展，工艺组件越来越小，其集成电路的积集度增加。然而，在微缩组件的同时，也要顾虑到工艺组件的稳定性，例如在TFT组件关闭时，不能产生过量的漏电流(Leakage Current)。以薄膜晶体管为例，其中一种传统结构的剖面示意图如图1所示。首先，于基板102上方沉积第一金属层(First Metal Layer)，并利用光刻与蚀刻技术图案化第一金属层，以形成栅极104。常见的金属层材料例如是纯铝、钼(Mo)、铝钕合金(AlNd)、或由此组成的复合层。接着，于栅极104上方形成栅极绝缘层106。然后利用沉积、光刻和蚀刻工艺，依序形成非晶硅层(Amorphous Silicon Layer，简称a-Si Layer)108与奥姆接触层(Ohmic Contact Layer)110，例如是n型非晶硅层(n+a-Si Layer)于栅极绝缘层106的上方。接着，沉积第二金属层，如钛、钼、铬、铝等金属，于整个基板102之上，利用光刻与蚀刻工艺，对该金属层进行图案化的步骤，以形成漏极112与源极113。并在栅极104上方的金属层中，形成暴露非晶硅层108的沟道114。此沟道114隔开漏极112及源极113。然后，沉积保护层116于整个基板102之上，此保护层116，例如是氮化硅(SiNx)层，系覆盖漏极112及源极113并填满沟道114。另外，藉由光刻与蚀刻步骤，可于保护层116中形成另一开口(未显示)以暴露漏极112。最后，透明电极层(未显示)覆盖于保护层116之上，并填满暴露至漏极112的开口，同样的，再利用光刻与蚀刻工艺，图案化此透明电极层。由于非晶硅层系为不含外来杂质的半导体层，又称为本征非晶硅半导体层(Intrinsic a-Si Layer)。而n型非晶硅层110与本征非晶硅半导体层108之间的接触称为N-I接合(Junction)。在传统结构中，电子容易自N-I接合往沟道114中的保护层116流动，而造成漏电流(Leakage Current)过量的问题，影响了组件的电性稳定度。
技术实现思路
有鉴于此，本专利技术的目的就是在提供一种，利用层间隔层(spacer layer)，以使漏电流量降低，提升组件的电子稳定性。根据本专利技术的目的，系提出一种薄膜晶体管(Thin Film Transistor，TFT)，包括基板(Substrate)，其上形成绝缘表面；沟道区间(Channel Region)，形成于基板的绝缘表面上方，且沟道区间具有本征非晶硅半导体层(IntrinsicAmorphous Semiconductor Layer)；漏极与源极，位于沟道区间有两侧，该对漏极与源极分别有可导电的本征非晶硅半导体区；间隔层，形成于可导电的本征非晶硅半导体区的侧壁处；和绝缘层，形成于沟道区间内。其中，间隔层隔绝了绝缘层与可导电的本征非晶硅半导体区的直接接触。根据本专利技术的目的，再提出一种薄膜晶体管的制造方法，包括步骤如下提供基板，基板上有绝缘表面；形成非晶硅半导体层(AmorphousSemiconductor Layer)于绝缘表面上；形成导电层于非晶硅半导体层上，其中非晶硅半导体层与导电层形成接合层(Junction Layer)；图案化导电层以形成沟道区间，并断开接合层使图案化的导电层与非晶硅半导体层之间形成对应的接合区；形成间隔层于接合区的侧壁；和形成绝缘层于沟道区间内。其中，该间隔层系隔绝了该绝缘层与该接合区的直接接触。为让本专利技术的上述目的、特征、和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下。附图说明图1为一种传统薄膜晶体管结构的剖面示意图；图2A～2E绘示依照本专利技术第一实施例的背沟道蚀刻(BCE)工艺的步骤；图3为本专利技术第一实施例的背沟道蚀刻式薄膜晶体管(BCE Type TFT)的剖面示意图；图4显示以化学分析式电子光谱仪对依照本专利技术第一实施例所制得的间隔层进行表面分析的结果；图5A～5D绘示依照本专利技术第二实施例的蚀刻停止式工艺的步骤；图6为本专利技术第二实施例的蚀刻停止式薄膜晶体管的剖面示意图；图7显示以化学分析式电子光谱仪对依照本专利技术第二实施例所制得的间隔层进行表面分析的结果；及图8为本专利技术的薄膜晶体管的电性特性曲线图。图式标号说明102、202、502基板104栅极106栅极绝缘层108、208、508非晶硅层(a-Si Layer)110奥姆接触层112、214漏极113、216源极114、218、517沟道区间116保护层204、504第一导电层206第一绝缘层207、507绝缘表面210、514n+非晶硅层212、516第二导电层220、512、512a氧化层224第二绝缘层505氮氧化硅层(SiONx)506氮化硅层(g-SiNx)510蚀刻停止层518氮化硅层具体实施方式本专利技术系在沟道内侧制作间隔层，以降低漏电流，增加组件的电子稳定性。以下系以背沟道蚀刻式薄膜晶体管的结构与工艺(Back-ChannelEtching(BCE)Type TFT Process)，和蚀刻停止式薄膜晶体管结构与工艺(EtchStop Type TFT Process)为实施例作说明，然而这些实施例并不会对本专利技术所要保护的范围作限定。第一实施例-背沟道蚀刻式薄膜晶体管的工艺与结构请参照图2A～2E，其表示依照本专利技术第一实施例有背沟道蚀刻(BCE)工艺的步骤。首先，提供基板202，例如可透光的玻璃基板。于基板202上形成图案化的第一导电层204，如第一金属层。接着，形成第一绝缘层206于第一导电层204上方，以提供基板202的绝缘表面207，如图2A所示。该第一绝缘层206例如是可作为栅极绝缘层的氮化硅层(Silicon NitrideLayer)，利用化学汽相沉积(Chemical Vapor Deposition，CVD)的方式沉积于第一导电层204上方。然后，利用沉积、光刻、蚀刻等方式，于第一绝缘层206上方形成非晶硅层(Amorphous Silicon Layer，以下简称a-Si Layer)208和n+非晶硅层(n+a-Si Layer)210，如图2B所示。其中，此非晶硅层由于未掺杂其它杂质，因此又称为本征非晶硅层(Intrinsic a-Si Layer)。接着，利用沉积、光刻、蚀刻等方式形成图案化的第二导电层(如第二金属层)212于本征非晶硅层208上方。此第二导电层212可为铬、铝等金属，图案化后可分别形成薄膜晶体管中的漏极214与源极216，且两者之间以沟道区间(Channel Region)218隔开，如图2C所示。其中，此沟道区间218系形成暴露本征非晶硅层208的开口，使n+非晶硅层210断开而不致产生晶体管短路的现象。而n+非晶硅层210和本征非晶硅层208之间则形成NI接合区(NI Junction)，如图中箭号所示。接着，对沟道区间218进行处理以形成间隔层(Spacer Layer)，例如是以含氧等离子体对沟道区间218进行处理，以形成氧化层(OxideLayer)220(即作为前述的间隔层)于NI接合区的侧壁处，如图2D所示。本文档来自技高网...

【技术保护点】
一种薄膜晶体管，包括：基板，其上形成绝缘表面；沟道区间，形成于该基板的该绝缘表面上方，且该沟道区间具有本征非晶硅半导体层；漏极与源极，位于该沟道区间的两侧，且该对漏极与源极和该本征非晶硅半导体层之间分别具有可导电的本 征非晶硅半导体层；间隔层，形成于该可导电的本征非晶硅半导体层的侧壁处；和绝缘层，形成于该沟道区间内；　其中，该间隔层隔绝了该绝缘层与该可导电的本征非晶硅半导体层的直接接触。

【技术特征摘要】

【专利技术属性】
技术研发人员：陈东佑，
申请(专利权)人：友达光电股份有限公司，
类型：发明
国别省市：71[中国|台湾]