平坦的混合取向衬底结构及其形成方法技术

提供了一种利用模板叠层的局部非晶化和再结晶来形成具有不同晶向的半导体层的平坦衬底的方法。还提供了用本发明专利技术方法形成的混合取向半导体衬底结构以及与包含排列在不同表面取向上的至少二个半导体器件用来提高器件性能的各种ＣＭＯＳ电路集成的这种结构。

【技术实现步骤摘要】

本专利技术涉及到高性能互补金属氧化物半导体(CMOS)电路，其中，利用p型场效应晶体管(FET)和n型FET不同的半导体表面取向，载流子迁移率得到了提高。更确切地说，本专利技术涉及到用来制造具有不同表面晶向的平坦衬底的方法，并涉及到用此方法制造的混合取向的衬底结构。
技术介绍
当前半导体技术的CMOS电路包含其工作利用电子载流子的n型FET以及其工作利用空穴载流子的p型FET。CMOS电路通常被制造在具有单个晶向的半导体晶片上。确切地说，大多数当今半导体器件被制作在具有(100)表面取向的硅上。已知电子在(100)表面取向的硅中具有高的迁移率，而空穴在(110)表面取向的硅中具有高的迁移率。实际上，110取向的硅晶片上的空穴迁移率能够高于标准100取向硅晶片上的空穴迁移率大约2-4倍。因此，希望制作一种包含100取向的硅(其中可以制作nFET)以及110取向的硅(其中可以制作pFET)的混合取向的衬底。具有不同表面取向的平坦混合衬底结构，先前已经有所描述(见例如2003年10月29日提交的共同受让的美国申请No.10/696634以及2003年6月17日提交的共同受让的美国申请No.10/250241)。图1A-1E剖面图示出了平坦混合取向半导体衬底结构的一些现有技术例子，它包含体半导体衬底10、介质沟槽隔离区20、具有第一表面取向(例如j’k’l’)的半导体区30、以及具有第二表面取向(例如jkl)的半导体区40。在图1A的结构中，半导体区30和40都直接位于体衬底10上，半导体区40与体衬底10具有相同的取向。图1B的结构与图1A的结构的不同之处仅仅在于半导体区30位于埋置的氧化物(BOX)层50上而不是直接位于体衬底10上。图1C-1E的结构与图1A-1B的结构的不同之处是BOX层50和50’的厚度以及沟槽隔离结构20和20’的深度。图2A-2B剖面图示出了包含至少一个(110)硅晶面上的pFET和至少一个(100)硅晶面上的nFET的集成CMOS电路如何可以被有利地排列在图1B的混合取向衬底结构上的一些以前的例子。在图2A中，100取向的体硅衬底120具有BOX层140上的110取向硅区域130以及体衬底120上的再生长的100取向硅区域150。pFET器件170被排列在110取向的区域130上，而nFET器件180被排列在100取向的区域150上。在图2B中，110取向的体硅衬底180具有BOX层140上的100取向硅区域190以及体衬底180上的再生长的110取向硅区域200。pFET器件210被排列在110取向的区域180上，而nFET器件220被排列在100取向的区域190上。图3A-3I剖面图示出了用来形成图1B的结构的现有技术方法的各个步骤。具体地说，图3A示出了起始硅衬底250，而图3B示出了形成BOX层260和绝缘体上硅(SiOI)器件层270之后的衬底250。硅衬底250可以是110(或100)取向，且SiOI器件层270可以是100(或110)取向。可以用键合方法或其它方法来形成SiOI层270。在淀积保护介质(最好是SiNx)层280以形成图3C的结构之后，如图3D所示，清除选定区域中的SiOI器件层270和BOX层260，以便形成延伸到硅衬底250的窗口290。如图3E所示，用介质(最好是SiNx)对窗口290进行衬垫，然后对衬垫进行腐蚀，以便形成侧壁间隔300。接着，在窗口290中选择性地生长外延硅310，以便产生图3F的结构，此结构被整平，以便形成图3G的结构。然后用诸如抛光之类的工艺清除保护介质280，以便形成具有共平面的取向不同的硅器件层310(体硅衬底250上)和320(BOX层260上)的图3H的结构。图3I示出了在图3H结构中已经形成了浅沟槽隔离区330之后所完成的衬底结构。但对于许多应用来说，可能希望在一个BOX上具有二种不同取向的硅区。利用图3A-3I方法的变种，有可能制作这种结构，但不容易。例如，借助于用包含衬底410、BOX层420、以及硅层430的SiOI衬底代替图3A中的硅衬底250来产生不同取向的第一取向单晶区320和与半导体层430一致的第二取向单晶区440，可以形成图4的结构。但使用二个BOX层，对工艺增加了额外的复杂性，并产生了混合取向中的一个明显地比另一个更厚的结构(当二个层需要薄时，这是一个缺点)。此外，选择性外延硅生长可能是错综复杂的；缺陷容易成核在侧壁间隔300的侧壁上(图3E-3F所示)，特别当窗口290小(例如直径小于500nm)时，更是如此。考虑到上述情况，希望具有一些更简单和更好的方法(亦即不要求外延再生长的方法)来形成平坦的混合取向半导体衬底结构，特别是其中不同取向的半导体被排列在一个公共BOX层上的平坦的混合取向绝缘体上半导体(SOI)衬底结构。此外，希望具有这种平坦的混合取向SOI衬底上的集成电路，其中的电路包含(110)晶面上的pFET以及(100)晶面上的nFET。
技术实现思路
因此，本专利技术的目的是提供一种具有一个表面的平坦的混合取向SOI衬底结构，它包含至少二个具有不同表面取向的清楚地确定的单晶半导体区，其中，各个不同取向的半导体区被排列在一个公共的BOX层上。术语“清楚地确定的”在此处被用来表示给定表面取向的各个表面区是宏观的而不仅仅是多晶硅的单个晶粒。本专利技术的一个相关目的是提供一些用来制造这种平坦的混合取向半导体衬底结构的方法。本专利技术的另一目的是提供一些在各种支持层上制造相似的混合取向半导体衬底结构的方法。本专利技术的又一目的是在本专利技术的混合取向衬底上提供集成电路(IC)，其中的IC包含(110)晶面上的pFET以及(100)晶面上的nFET。根据上述和其它的目的，提供了一些新方法来形成各种平坦的混合取向半导体衬底结构。所有方法的共同点在于3个基本步骤，利用这些步骤，选定的半导体区的取向可以从原来的取向被改变成所希望的取向形成双层模板叠层，它包含具有第一取向的第一下单晶半导体层(即衬底)以及具有不同于第一取向的第二取向的第二上(通常为键合的)单晶半导体层；在选定的区域内，(例如用通过掩模的离子注入方法)对双层模板叠层的一个层进行非晶化；以及用叠层的未被非晶化的层作为模板，对局部非晶化的区域进行再结晶，从而将局部非晶化的区域的取向从原来的取向改变成所希望的取向。为了尽量减少横向模板的可能性，选定要非晶化的且模板再结晶的各个区域的侧面通常可以例如被沟槽隔离于相邻的结晶区。可以在非晶化之前或在非晶化与再结晶之间来形成和填充这些沟槽，或在非晶化之后形成这些沟槽并在再结晶之后填充这些沟槽。在本专利技术的一个实施方案中，上述的各个基本步骤被组合到用来形成平坦的混合取向SiOI衬底结构的方法中。100取向的硅衬底被用于双层模板叠层的第一下层，而110取向的硅层被用于双层模板叠层的第二上层。模板叠层的最上部分在选定的区域内被非晶化到终止于下方100取向硅衬底的深度。然后，用下方100取向的硅作为模板，各个非晶化的硅区被再结晶成100取向的硅。这些图形化非晶化和再结晶步骤在被处理的区域内留下了100取向硅的表面区，并在未被处理的区域内留下了110取向硅的表面区，在这些步骤之后，用氧注入和退火的方法(例如“氧注入分离”或SI本文档来自技高网...

【技术保护点】
一种平坦的混合取向绝缘体上半导体即ＳＯＩ衬底结构，它包含：具有不同表面取向的至少二个清楚地确定的单晶半导体区，所述至少二个清楚地确定的单晶半导体区设置在公共的埋置绝缘层上，所述公共的埋置绝缘层设置在衬底上。

【技术特征摘要】
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【专利技术属性】
技术研发人员：乔尔P德索扎，约翰A奥托，亚历山大雷泽尼斯克，凯瑟琳L斯恩格，
申请(专利权)人：国际商业机器公司，
类型：发明
国别省市：US[美国]