薄膜晶体管制造技术

本发明专利技术提供一种具有可减少Ｖｇｓ－Ｉｄｓ特性的变坏的结构的薄膜晶体管。该薄膜晶体管（１６）具有由Ｎ型杂质扩散区构成的源区（１７）、漏区（１８）和栅电极（１９），栅电极（１９）的正下方成为沟道区（３０）。此外，在源区（１７）、漏区（１８）中，通过多个接触孔（２０）分别与源电极（２１）、漏电极（２２）连接。而且在沟道区（３０）的内部，在多个部位并隔开一定间隔地形成Ｐ型杂质扩散区（２３）。（*该技术在2017年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及和使用该薄膜晶体管的电路和液晶显示装置。
技术介绍
在低的工艺温度下可形成的多晶硅薄膜晶体管(polycrystalline SiliconThin Film Transistor)、所谓的「低温工艺多晶硅TFT」，作为能在大型玻璃基板上形成内置了驱动器的高精细液晶显示器的元件而引人注目。图38A和作为该图的B-B线剖面图的图38B示出现有的多晶硅TFT的一例，示出形成源、漏区的多晶硅薄膜位于下侧而栅电极位于上侧的顶栅型TFT。此外，该多晶硅TFT是N沟道TFT的例子。如图38A、38B所述，在玻璃基板1上形成由氧化硅膜构成的缓冲层2，在其上形成多晶硅薄膜3。再有，形成由覆盖多晶硅薄膜3的氧化硅膜构成的栅绝缘膜4，形成由氮化钽膜、铝(Al)膜等构成的栅电极5。然后，在多晶硅薄膜3中的除了栅电极正下方以外的部分中形成作为杂质导入区的源区6、漏区7。此外，形成由氧化硅膜构成的层间绝缘膜8，同时对接触孔9、9进行开口，形成源电极10、漏电极11。但是，在一般的半导体器件的领域中，由于谋求器件的进一步高速化、低消耗功率化、高功能化的目的，近年来，与器件的微细化一起，SOI(绝缘体上的硅)结构的采用是引人注目的。所谓SOI结构，是例如在硅衬底的表面上以夹住氧化硅膜的方式形成单晶硅层的结构。但是，在SOI结构具有上述优点的另一面，由于晶体管形成区与支撑衬底之间被电绝缘，故衬底飘浮效应的影响变得显著。在这种情况下，因衬底飘浮效应而产生的问题是例如源·漏间的耐压下降。该机理是由于在漏区附近的高电场区中产生的空穴存储于沟道的下部，使沟道部的电位上升，因而将源、沟道、漏区分别作为发射区、基区、收集区的寄生双极型晶体管导通的缘故。另一方面，在将图38A和38B中示出的那种结构的多晶硅TFT作为液晶驱动元件来使用的情况下，以下这一点变得很明显虽然对源电极10-漏电极11间加上信号电压，对栅电极5加上扫描电压，但此时也产生与上述SOI结构中成为问题的衬底飘浮效应相同的特性变坏。此外，在TFT中性能的显著的变坏也变得明显。由于TFT沟道部被绝缘膜所包围，故成为热量难以发散的结构。因而，由于在工作时产生的TFT本身的热量而产生性能变坏。这样的性能变坏在沟道宽度大的TFT中特别显著。此外，多晶硅的TFT与单晶硅的晶体管相比，关断时的漏泄电流(关断电流)较大，而且电流的离散度较大。在低温工艺的TFT中，这种趋势比用高温工艺形成的TFT更显著。例如，如象素部的TFT的漏泄电流(关断电流)大，则显示画面的辉度变动变大，如漏泄电流(关断电流)的离散度大，则TFT的设计变得困难。本专利技术是为了解决上述课题而提出的，其目的是提供具有可降低TFT的漏泄电流(关断电流)并可抑制漏泄电流(关断电流)的离散程度的结构的和使用该薄膜晶体管的电路及液晶显示装置。专利技术的公开为了达到上述目的，与本专利技术有关的薄膜晶体管包括在基板上的非单晶硅薄膜中被形成的沟道区；以及由在该非单晶硅薄膜中以夹住该沟道区的方式分离地被形成的第1导电型构成的第1区和第2区；并设有在所述第1区或第2区的附近的高电场区中产生的与所述第1导电型相反的导电型的载流子流入的载流子注入区。按照本专利技术，由于设有使电场区中产生的热载流子流入的载流子注入区，故与现有的薄膜晶体管相比，向第1区或第2区的热载流子的注入量变少，可大幅度减少特性变坏的现象。与本专利技术有关的薄膜晶体管包括在基板上的非单晶硅薄膜中被形成的沟道区；由在该非单晶硅薄膜中以夹住该沟道区的方式分离地被形成的第1导电型构成的第1区和第2区；以及由在这些第1区和第2区之间的所述非单晶硅薄膜中被形成的与所述第1导电型相反的导电型构成的至少一个第3区。在本专利技术中，多个所述第3区可在所述非单晶硅薄膜上被形成。所述第3区可在所述第1区和第2区的至少一方与所述沟道区之间的所述非单晶硅薄膜中被形成。所述第3区可在所述沟道区的至少一部分中被形成。所述第1导电型可以是N型。所述非单晶硅薄膜可以是多晶硅薄膜。具有所述沟道区、第1区和第2区的多晶硅薄膜可采用低温工艺被形成。与本专利技术有关的薄膜晶体管具有在基板上的非单晶硅薄膜中被形成的沟道区；以及由在该非单晶硅薄膜中以夹住该沟道区的方式分离地被形成的第1导电型构成的第1区和第2区，所述非单晶硅薄膜的至少所述沟道区的宽度比所述第1区和第2区的最小宽度大。所述沟道区的宽度最好是50微米以上。所述沟道区的宽度最好是100微米以上。与本专利技术有关的薄膜晶体管具有在基板上被形成的、使之与一个栅电极交叉的多个非单晶硅薄膜；在所述各非单晶硅薄膜中被形成的沟道区；以及由在该非单晶硅薄膜中以夹住该沟道区的方式分离地被形成的第1导电型构成的第1区和第2区，所述多个非单晶硅薄膜的第1区相互间和第2区相互间分别被连接到共同的电极。所述各非单晶硅薄膜的沟道宽度最好是10微米以下。所述多个非单晶硅薄膜的最外边间的尺寸最好是50微米以上。所述沟道区的长度最好是4微米以下。与本专利技术有关的薄膜晶体管是具有下述部分的晶体管在基板上被设置的半导体薄膜岛；将杂质有选择地导入该半导体薄膜岛中而被形成的源层和漏层；以及通过绝缘膜与所述半导体薄膜岛相对地被设置的栅电极层，其中所述源层或漏层的至少一个被形成在据距所述半导体薄膜岛的外缘的规定距离处的内侧。TFT的漏泄电流(关断电流)之所以大，一般来说是起因于「晶体的质量」。但是，本申请的专利技术者在进行了进一步的大量的研究后，发现了「构成薄膜岛的外缘(外周)的一部分的高浓度源层或漏层的边缘与栅电极之间的电场」对TFT的漏泄电流(关断电流)有重要的影响。即，如加到源层或漏层上的电场变大，则TFT的漏泄电流(关断电流)也大。因此，通过在薄膜岛的内侧设置高浓度的源层或漏层并在外缘部中设置「间隙」，则该间隙可缓和加到源层或漏层上的上述电场。因此，可降低漏泄电流(关断电流)和抑制其离散度。所述半导体薄膜岛的外缘部的具有与至少所述栅电极重叠的部分可成为没有导入杂质的本征层，所述半导体薄膜岛的外缘部的具有与至少所述栅电极重叠的部分是避开所述源层和漏层的区域。明确地说，「间隙」部分是本征层。在本征层中耗尽层容易扩展，该耗尽层吸收电场。因此，加到高浓度的源层·漏层上的电场减少，TFT的漏泄电流(关断电流)减少，也可抑制其离散度。所述半导体薄膜岛的外缘部的具有与至少所述栅电极重叠的部分可由导入了与所述源层和漏层相反的导电型的杂质的杂质层以及与该杂质层连接的本征层构成，所述半导体薄膜岛的外缘部的具有与至少所述栅电极重叠的部分是避开所述源层和漏层的区域。例如，在NMOS晶体管的情况下，在薄膜岛的外缘部中，至少具有与栅电极重叠的部分有p层和i层(本征层)。在该情况下与本专利技术的第2方案的情况相同，也可得到电场缓和的效果，可谋求减少TFT的漏泄电流(关断电流)和可抑制其离散度。从所述半导体薄膜岛的外缘到所述源或漏的所述规定距离最好是1微米以上和5微米以下。从所述半导体薄膜岛的外缘到所述源或漏的距离如不到1微米的话，则从目前的加工水平来看是困难的，此外，如果比5微米大，则结果半导体薄膜岛的尺寸变大，不满足设计规格。因此，希望是1微米以上和5微米以下。所述半导体薄膜岛可由对非晶硅进行退火而被制成的多晶硅构成。由低温工艺制成的本文档来自技高网...

【技术保护点】
一种具有半导体膜的晶体管，所述半导体膜具有一个沟道区，一个第一区和一个第二区，所述沟道区形成在所述第一区和第二区之间，所述第一区和第二区是第一导电类型，包括：硅膜的至少所述沟道区的宽度大于所述第一区的最小宽度。

【技术特征摘要】
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【专利技术属性】
技术研发人员：井上聪，
申请(专利权)人：精工爱普生株式会社，
类型：发明
国别省市：JP[日本]