半导体器件及其制造方法技术

一种半导体器件，具有能够抑制短沟道效应的结构、可以控制阈值电压、电流驱动力优异、能够高速动作的多翅片ＦＥＴ，包括：在半导体衬底上设置的源区和漏区；与所述源区和漏区连接的多个翅片；设置在所述半导体衬底上方，设置在所述各翅片一个侧面侧的第一栅电极；设置在所述半导体衬底上方，相对于所述翅片与所述第一栅电极对置，设置在所述各翅片另一个侧面侧，与所述第一栅电极分离的第二栅电极；与所述各个第一栅电极连接的多个第一焊盘电极；与所述多个第一焊盘电极连接的第一布线；与所述各个第二栅电极连接的多个第二焊盘电极；与所述多个第二焊盘电极连接的第二布线。

【技术实现步骤摘要】

本专利技术涉及，特别是涉及装备具有长方形翅片的场效应晶体管的。
技术介绍
近年来，集成电路中，构成半导体器件的元件的细微化带来的高性能非常显著。例如逻辑电路、存储器件这些半导体器件中采用的场效应晶体管(MISFET金属绝缘体半导体场效应晶体管)，根据所谓的比例定律，通过缩小栅长度和/或使栅绝缘膜薄膜化，可以实现上述高性能。对于具有例如30nm以下的沟道长度的MISFET，栅长度是解决短沟道效应的重要课题。作为一种解决方法，例如象日本公开特许公报第2003-298051号公开的那样，把硅衬底精细加工成长方形，形成突起的区域(以下称为翅片(fin))，形成三维结构的MISFET的翅片FET(finFET)。这个例子称为双栅型翅片FET，是在一个翅片形成倒U字型的栅电极。双栅型翅片FET，向翅片两侧形成的栅电极施加等电位，在翅片侧面向两侧形成沟道区。从沟道区延伸的耗尽层扩展到翅片全部厚度的完全耗尽型(fully depleted)翅片FET，存在在栅电极采用通常所用的多晶硅时，把FET的阈值电压控制在期望值是比较困难的问题。由于栅电极材料的功函数所致，可以使用具有硅的能带间隙中央(mid gap中间间隙)附近的功函数的材料，可以解决上述问题。但是，探求具有这种特性的适合材料是困难的。为此，通过控制沟道区的电位，获得期望的阈值电压的半导体器件，有背栅型翅片FET(例如参见Y.X.Liu，M.Masahara，K.Ishii，T.Tsutsumi，T.Sekigawa，H.Takashima，H.Yamauchi and E.Suzuki“Flexible Threshold Voltage FinFETs with IndependentDouble Gates and an Ideal Rectangular Cross-Section Si-FinChannel”，IEDM Tech.Dig.，pp.986-988，2003)。背栅型翅片FET，具有翅片对向设置、各自独立的一组栅电极，即前栅和背栅。可以向这种前栅和背栅分别施加不同的电位。例如，利用前栅控制翅片侧面形成的沟道，利用背栅控制沟道区的电位。已有报道这种背栅型翅片FET能够良好地控制阈值电压。上述两种翅片FET是在任一个翅片中形成两个栅电极，是单一翅片结构。因此存在沟道宽度狭窄，即翅片高度降低，不适于驱动大电流的半导体器件的问题。由于不容易增高翅片高度，增大有效的沟道宽度，所以具有接近于平行配置的多个翅片多翅片FET，例如可见于Yang-Kyu Choi，Nick Lindert，Peiqi Xuan，Stephen Tang，DaewonHa，Erick Anderson，Tsu-Jae King，Jeffrey Bokor，and ChenmingHu发表的“Sub-20nm CMOS FinFET Technologoes”，IEDM Tech.Dig.，pp.421-424，2001。这里所示的结构是双栅型多翅片FET，不是论述背栅型多翅片FET。双栅型多翅片FET对与翅片垂直形成的细长栅电极施加预定的一个电位。但是，为了实现背栅型多翅片FET，必须对两个独立的栅电极分别施加电位。进一步就翅片FET而言，由于在极狭窄的翅片形成源/漏和沟道，所以减小了寄生电阻，减小了寄生电容，但是电流驱动力增大，开关动作高速化，成为重要课题。Yang Kyu Choi为了减小寄生电阻，提供了在形成于翅片的源/漏上选择生长锗层的方法。但是，这种方法存在处理工序数量增多的问题。因此，具有能够抑制短沟道效应的结构，可以控制阈值电压，电流驱动力优异，能够高速动作的多翅片FET的是必要的。
技术实现思路
根据以下的本专利技术的半导体衬底及其制造方法以及使用该半导体衬底的半导体器件解决了上述问题。根据本专利技术的一个方案，提供一种半导体器件，包括；在半导体衬底上设置的源区和漏区；与所述源区和漏区连接的多个翅片；设置在所述半导体衬底上方，设置在所述各翅片一个侧面侧的第一栅电极；设置在所述半导体衬底上方，相对于所述翅片与所述第一栅电极对置，设置在所述各翅片另一个侧面侧，与所述第一栅电极分离的第二栅电极；与所述各个第一栅电极连接的多个第一焊盘电极；与所述多个第一焊盘电极连接的第一布线；与所述各个第二栅电极连接的多个第二焊盘电极；与所述多个第二焊盘电极连接的第二布线。根据本专利技术的另一个方案，提供一种半导体器件，包括；在半导体衬底上设置的源区和漏区；与所述源区和漏区连接的多个翅片；设置在所述半导体衬底上方，覆盖所述各翅片设置的栅电极；从所述源区或者漏区向所述栅电极伸出，与邻接的翅片连接而形成的伸出区；与所述栅电极连接的多个焊盘电极；与所述多个焊盘电极连接的布线。根据本专利技术的又一个方案，提供一种半导体器件的制造方法，包括以下步骤；在半导体衬底的表面的有源层上形成绝缘膜；在所述有源层和绝缘膜上形成含有翅片的有源区的图形；在所述有源区的图形上淀积栅电极材料；加工所述栅电极材料，形成与所述各翅片的侧面侧对置、并且相互分离的多个第一和第二栅电极；在所述有源区的所述第一和第二栅电极所夹部分除外的区域导入具有第一导电类型的杂质；形成与所述各个第一栅电极连接的多个第一焊盘电极；形成与所述多个第一焊盘电极连接的第一布线；形成与所述各个第二栅电极连接的多个第二焊盘电极；形成与所述多个第二焊盘电极连接的第二布线。根据本专利技术的再一个方案，提供一种半导体器件的制造方法，包括以下步骤；在半导体衬底上形成第一绝缘膜；在所述半导体衬底的表面区域和第一绝缘膜上形成含有多个翅片的有源区的图形；在所述半导体衬底的表面导入具有第一导电类型的杂质；在所述半导体衬底上淀积第二绝缘膜，填埋所述翅片的下部；在所述有源区的图形上淀积栅电极材料；加工所述栅电极材料，形成与所述各翅片的侧面侧对置、并且相互分离的第一和第二栅电极；在所述有源区的所述第一和第二栅电极所夹部分除外的区域导入具有第二导电类型的杂质；形成与所述各个第一栅电极连接的多个第一焊盘电极；形成与所述多个第一焊盘电极连接的第一布线；形成与所述各个第二栅电极连接的多个第二焊盘电极；形成与所述多个第二焊盘电极连接的第二布线。根据本专利技术的再一个方案，提供一种半导体器件的制造方法，包括以下步骤；在半导体衬底的表面上设置的有源层上形成绝缘膜；在所述有源层和绝缘膜上形成有源区的图形，所述有源区的图形含有源区、漏区、多个翅片、与从该源区或漏区伸出邻接的翅片连接而形成的伸出区；在所述有源区的图形上淀积栅电极材料；加工所述栅电极材料，形成与所述各翅片的侧面侧对置、并且相互分离的栅电极；在所述有源区的所述栅电极所夹部分除外的区域导入具有第一导电类型的杂质；形成与所述栅电极连接的多个焊盘电极；形成与所述多个焊盘电极连接的布线。附图说明图1A到1C是说明根据本专利技术第一实施例的背栅型多翅片FET的一个例子的示意图。图1A是平面布图(layout)，图1B是沿图1A中的剖切线1B-1B所示栅电极的剖面图，图1C是图1A中的点划线1C-1C所示栅电极的垂直方向的剖面图。图2A到图2C是说明根据本专利技术第一实施例的背栅型多翅片FET的制造工艺一个例子的示意图。图2A是平面图(俯视图)，图2B是图2A本文档来自技高网...

【技术保护点】
一种半导体器件，包括：在半导体衬底上设置的源区和漏区；与所述源区和漏区连接的多个翅片；第一栅电极，设置在所述半导体衬底上方，设置在所述各翅片一个侧面侧；第二栅电极，设置在所述半导体衬底上方，相对于所述翅片与所 述第一栅电极对置，设置在所述各翅片另一个侧面侧，与所述第一栅电极分离；与所述各个第一栅电极连接的多个第一焊盘电极；与所述多个第一焊盘电极连接的第一布线；与所述各个第二栅电极连接的多个第二焊盘电极；与所述多个第 二焊盘电极连接的第二布线。

【技术特征摘要】
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【专利技术属性】
技术研发人员：稻叶聪，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：JP[日本]