具有提高的击穿电压的半导体器件制造技术

本发明专利技术提供一种半导体器件包括：主电路，包括在第一电压运行的多个ＭＯＳ晶体管；存储器，需在比所述第一电压更高的第二电压下运行；以及驱动电路，用于驱动所述存储器，该驱动电路包括一个阱、在该阱中形成的串联连接的两个或者更多ＭＯＳ个晶体管、以及阱接触，其中，该阱接触在该阱中的ＭＯＳ晶体管之间以及该串联连接的两个外侧上形成，或者仅在ＭＯＳ晶体管之间形成，或者该串联连接的两个外侧上形成，或者仅在该串联连接的ＭＯＳ晶体管的漏极的外侧面上形成。集成有需要高压的存储器的该半导体器件能够简化用于存储器驱动电路的制造工序，并且抑制存储器驱动电路的芯片占有面积的增加。

【技术实现步骤摘要】

本专利技术涉及一种半导体器件，尤其涉及一种具有在第一电压运行的主电路和需在比该第一电压更高的第二电压下运行的存储器的半导体器件。
技术介绍
半导体集成电路的工作电压正在从3V至2.5V降低到从3V至1.25V。闪存需要大约10V的高压。由于非挥发性，闪存用于各种逻辑集成电路中。例如，应用范围扩展到混装有闪存的逻辑集成电路，例如现场可编程门阵列(FPGA)和复杂可编程逻辑器件(CPLD)。用于控制需要高压的存储器如闪存的MOS晶体管需要非常高的电压。为了实现MOS晶体管的非常高的击穿电压，用于确定漏极区域和阱的杂质浓度分布的某个设计是非常重要的，结果导致大量增加工序数量。为了不增加工序数量，期望使用常用的MOS晶体管，并且该MOS晶体管在比漏极击穿电压更高的电压下工作。已经提出在比漏极击穿电压更高的电压下工作的MOS晶体管的技术。例如，各自形成在独立的阱中的两个或者更多个MOS晶体管串联连接。由于每个MOS晶体管分别在独立的阱中形成，因此器件区域变得非常大。如果多个MOS晶体管在一个阱中形成并且串联连接，那么击穿电压往往变低。对此技术，例如参考日本专利待审公开No.2000-323584和HEI-11-133926。
技术实现思路
本专利技术的一个目的在于提供一种具有高击穿电压部分并且能够抑制芯片占有面积的增加的多电压半导体器件。本专利技术的另一目的在于提供一种混装有需要高压的存储器的半导体器件，其能够简化存储器驱动电路的制造步骤并且抑制存储器驱动电路的占有面积的增加。根据本专利技术的一个方案，提供有一种半导体器件，包括主电路，包括在第一电压运行的多个MOS晶体管；存储器，需在比所述第一电压更高的第二电压下运行；以及驱动电路，用于驱动所述存储器，该驱动电路包括一个阱、在该阱中形成的串联连接的两个或者更多个MOS晶体管、以及阱接触，该阱接触在MOS晶体管之间的阱中以及在该串联连接的两个外侧上形成，或者仅在MOS晶体管之间形成，或者在该串联连接的两个外侧(outersides)上形成，或者仅在该串联连接中的MOS晶体管的漏极的外侧面(outerside)上形成。由于多个晶体管在一个阱中形成并且串联连接，晶体管的击穿电压就随着阱接触的布局而变化。通过正确地选择阱接触的布局，可以提高击穿电压。附图说明图1A和图1B是显示单晶体管结构的实施例的平面图和显示该晶体管的特性的曲线图。图2A、图2B和图2C是显示集成有闪存的半导体集成电路的平面图、横截面图和等效电路。图3A至图3E是显示样品的结构的横截面图。图4A至图4F是示出形成样品的工序的横截面图。图5是显示通过模拟获得的样品的特性的曲线图。图6A至图6C是显示第一实施例的横截面图和平面图。图7是显示根据第一实施例的闪存电路的结构的横截面图。图8A和图8B是显示第二实施例的横截面图和平面图。图9A、图9B和图9C是显示第三实施例的横截面图和平面图。图10A和图10B是显示第四实施例的横截面图和平面图。具体实施例方式图1A和图1B是显示常用单晶体管的结构的平面图和显示其特性的曲线图。如图1A所示，p型阱Wp形成在硅衬底中，并且由浅槽隔离(STI)制成的元件隔离区域定义了主动区域ARn和p型区域WCp，在该主动区域ARn中形成n沟道MOS晶体管，在该p型区域WCp中形成阱接触(well contact)。栅极G横穿该主动区域而形成，并且栅极接触(gate contact)GC提供了与栅极G的接触。在栅极G的两侧上的区域中，n型杂质离子被掺入以形成n型源极区域Sn和n型漏极区域Dn。源极接触SC和漏极接触DC分别在源极区域和漏极区域中形成。阱接触WC形成在阱接触区域WCp中。图1B显示了该晶体管的特性，其中栅极长度设为1μm，并且在主动区域ARn和阱接触区域WCp之间的距离设为2μm。在图1B中，横坐标代表以伏特为单位的源-漏电压Vds，并且纵坐标代表以安培为单位的漏极电流。曲线VG0表示在0V的栅极电压时的漏极电流，并且VG1至VG0分别表示在1V至10V的栅极电压时的漏极电流。MOS晶体管的击穿电压具有两个击穿电压在晶体管关闭状态下的击穿电压(非运行击穿电压)和在晶体管打开状态下的击穿电压(运行击穿电压)。在0V的栅极电压下的漏极击穿电压是非运行击穿电压，并且在图1B所示的曲线图中其超过10V。在1V或者更高的栅极电压下的特性，尤其是在漏极电流突然上升时在VG2或者更高电压的特性是运行中的特性，并且在漏极电流突然上升处的电压是运行击穿电压。在图1B所示的特性中，在3V或者更高的栅极电压处，在大约8V的漏极电压处，漏极电流大大增加，并且运行击穿电压小于9V。在打开状态中的运行击穿电压在某些情形下变得低于在关闭状态中的非运行击穿电压。对于运行击穿电压，在某些情形下会观察到显示负电阻的快速返回(snap-back)现象。当源-阱-漏的寄生双极晶体管接通时，出现该快速返回现象，这是因为由于在漏极和阱电压升附近的高电场而发生雪崩击穿。图2A显示了混装有闪存的半导体逻辑集成电路的结构的实施例。在低压(LV例如1.25V)下运行的逻辑CMOS电路111设置在半导体芯片110的中心区域，并且设置在该逻辑CMOS的两侧的是分别在低压(LV例如1.25V)和中压(MV例如3V)下运行的输入/输出n沟道MOS晶体管(NMOS)电路112和输入/输出p沟道MOS晶体管(PMOS)电路113。闪存电路116设置在半导体芯片110的上、下区域中。用于控制闪存单元的NMOS电路117和PMOS电路118设置在闪存电路的内侧。NMOS电路117和PMOS电路118由高压(HV例如5V)晶体管组成。需要在大约10V的高压下使闪存单元FMC运行。需要在相似的高压下使闪存单元控制电路和117和118运行。图2B是显示用于控制图2A所示的半导体集成电路的闪存单元的高压晶体管和逻辑电路的低压晶体管的结构的横截面图。图2B从左侧显示闪存单元FMC、高压n沟道MOS晶体管HV-NMOS、高压p沟道MOS晶体管HV-PMOS、低压n沟道MOS晶体管LV-NMOS和低压p沟道MOS晶体管LV-PMOS。LV-PMOS形成在第一n型阱Wn1中，并且LV-NMOS形成在第一p型阱Wp1中。HV-PMOS形成在第二n型阱Wn2中，并且HV-NMOS形成在第二p型阱Wp2中。第一和第二n型阱Wn1和Wn2具有相同的阱杂质浓度，并且第一和第二p型阱Wp1和Wp2具有相同的阱杂质浓度。闪存单元FMC形成在第三p型阱Wp3中。第二p型阱Wp2和第三p型阱Wp3形成在第三n型阱Wn3中。假定在5V运行的高压晶体管的阱能够以与低压晶体管LV-NMOS和LV-PMOS的阱杂质浓度相同的阱杂质浓度形成。需要使假定在10V运行的晶体管的阱具有较低的杂质浓度。假定在3V运行的中压晶体管的阱能以与5V运行的晶体管的阱杂质浓度相同的阱杂质浓度形成。如果构成闪存控制电路117和118(用于控制闪存单元116)的晶体管能够由图2B所示的高压运行晶体管形成，那么工序数量能够减少。在此情形下，具有10V或者更高的运行击穿电压的结构是非常必要的。图2C是用于控制闪存单元的控制电路的等效电路。在闪存单元中擦除数据时，10V电压施加至闪存单元的阱中。10V电压本文档来自技高网...

【技术保护点】
一种半导体器件，其特征在于包括：主电路，包括在第一电压运行的多个ＭＯＳ晶体管；存储器，需在比所述第一电压更高的第二电压运行；以及驱动电路，用于驱动所述存储器，所述驱动电路包括：一个阱，在所述阱中形成的串联连接形式的两 个或者更多个ＭＯＳ晶体管，以及第一类型的阱接触；其中，该第一类型的阱接触在所述ＭＯＳ晶体管之间的所述阱中以及沿该串联连接的互联方向在该串联连接的两个外侧上形成，或者仅在所述ＭＯＳ晶体管之间形成，或者沿所述互联方向在该串联连接的两个外侧上形成，或者仅沿所述互联方向在该串联连接中的所述ＭＯＳ晶体管的漏极外侧面上形成。

【技术特征摘要】
...

【专利技术属性】
技术研发人员：渡边武人，
申请(专利权)人：富士通微电子株式会社，
类型：发明
国别省市：JP[日本]