本发明专利技术的目的在于，提供一种能够以相同结构层叠为多层以组装成模块的电子部件。以预定的设定次数的旋转对称或者以与包含所述旋转对称及对称轴线的面对称地形成各端子组（３１～３６）的各端子。公共连接端子组（３２，３６）的各端子（Ａ０～Ａ７，ＲＦＣＧ）在层叠方向两侧的表面部形成连接部。个别连接端子组（３１，３３）的各端子中，一个特定端子（ＣＳ；ＫＥＹ）在层叠方向两侧的表面部的至少一方形成连接部，余下的相关端子（ＮＣ；ＤＭＹ）在层叠方向两侧的表面部形成连接部。通过将这样的电子部件（２０）分别相互错开规定角度或者进一步翻转以进行层叠，能够采用相同的电子部件（２０）较佳地组装模块，其中，规定角度是指将３６０度除以所述设定次数得到的角度。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及电子部件、将多个电子部件层叠组装成的模块、组装该模块的方法、识别该组装成的模块的方法以及设定组装成的模块的工作环境的方法。
技术介绍
图23是表示第1现有技术的模块1的透视图。为了实现大规模集成电路(LSI)2的高密度安装，将LSI2层叠形成模块1。在带载3上载置LSI2构成带载封装(TCP)4，将这些TCP4层叠形成模块1。在该模块1中，构成为能够利用带载3的结构来识别各LSI2。各LSI2具有芯片侧选择端子5和芯片侧一般端子6，上述芯片侧选择端子5用于输入选择以指定LSI的信息，上述芯片侧一般端子6用于输入输出与应执行的处理工作相关的信息，构成为在从未图示的电路衬底向芯片侧一般端子6供给处理工作的指令的同时，向芯片侧选择端子5供给指定执行处理工作的LSI2的信息，并且由被指定的LSI2执行处理工作。各LSI2的芯片侧选择端子5通过形成在带载3上的布线7与形成在线路衬底上的衬底侧选择端子8个别地连接。此外各LSI2的芯片侧一般端子6通过形成在带载3上的布线9与形成在电路衬底上的衬底侧一般端子10公共连接。为了将芯片侧选择端子5与衬底侧选择端子8个别地连接，在电路衬底上形成与LSI的个数相同数目的衬底侧选择端子8a～8c(总称时为标号8)，并且布线7形成为冗余图案，该冗余图案具有与各衬底侧选择端子8a～8c的任何一个都可连接的布线部分，仅保留必要的布线部分并切断去除不需要的部分，由此，各芯片侧选择端子5与各衬底侧选择端子8a～8c的任何一个个别地连接。如此，能够从电路衬底个别地指定各LSI2(例如，请参见特开平2-290048号公报)。图24是表示第2现有技术中的衬底和下级芯片间的连接结构的透视图。图25是表示第2现有技术中的衬底和中级芯片间的连接结构的透视图。图26是表示第2现有技术中的衬底和上级芯片间的连接结构的透视图。在图24～图26中，为了便于理解，仅图示了贯穿LSI形成的端子、以及该端子和LSI内部的电路间的布线，没有图示LSI的其他结构，例如，层间绝缘膜等。在如第1现有技术那样采用TCP的情况下，存在因带载3引起的信号延迟而导致不能充分发挥LSI的性能的问题，作为解决该问题且能够实现LSI的高速高功能化的第2现有技术，已知下述技术，即，在LSI上设置贯穿表背两面的端子，不使用带载，在晶片状态或者芯片状态下进行层叠并实施模块化。在第2现有技术中，也必须构成为与第1现有技术相同地能够从电路衬底指定被层叠的各LSI。在各LSI中形成接触部14，该接触部14相当于与内部电路连接的芯片侧连接端子。在各LSI，在厚度方向上贯穿LSI地形成与LSI的个数相同数目的连接端子15a～15c。各连接端子15a～15c是用于将各LSI个别地连接至电路衬底的端子，并且与形成在电路衬底上的与LSI的个数相同数目的衬底侧连接端子相连接。各LSI的接触部14利用设置在LSI上的各布线16a～16c与相互不同的连接端子15a～15c连接，由此，各LSI的接触部14与各衬底侧选择端子个别地连接。再者，作为第3现有技术，已知将多个段进行层叠的技术。在该技术中，将各段的端子用具有导电性的粘接剂将各端子彼此电连接起来，同时，机械性地连接各段(例如，请参见特表2001-514449号公报)。再有，作为第4现有技术，已知有用于逻辑器件的存储器芯片的层叠结构，它是将保护二极管分开后层叠形成的一体化的芯片的电容性应用于减少负载的技术中的结构。在该第4现有技术中，利用了2层的层叠结构，第1层叠结构是将用于指定存储器芯片的端子作成每段即每一存储器芯片不同的结构，且构成为以能够控制各存储器芯片。第2层叠结构是向着与厚度方向垂直的方向在沿存储器芯片的一边缘以错开的状态下层叠各存储器芯片(例如，请参见美国专利第6141245号公报)。虽然，第2现有技术能够解决第1现有技术的问题，然而，由于以相同姿势配置、层叠LSI，因此，如上述那样个别地连接接触部14和各连接端子15a～15c的布线16a～16c是必要的。必须预先在各LSI上形成这些布线16a～16c，会形成为不同结构的芯片。因此，在制造工序中，有必要作为另外的芯片进行制作。在层叠不同种类的芯片的情况下，由于原本是不同结构的芯片，所以不存在问题，然而，在例如多层层叠存储器芯片以形成大容量存储器等情况下，如果不进行层叠，虽然也可以使用相同结构的存储器芯片，但是因为进行层叠，所以，如上述，作为上述的另外的芯片，有必要作成仅层叠数目上结构不同的芯片，必须花费极其多余的工夫。即使对第1以及第3现有技术、第4现有技术中的第1层叠结构来说，也不能够解决上述问题。再有，在第4现有技术的第2层叠结构中，虽然可以将各存储器芯片形成为同一形状，然而，排列在沿各存储器芯片的错开方向延伸的边缘(至少2边)上的端子，仅能够作为指定存储器芯片用的端子使用，用于总线连接即公共连接至各存储器芯片的端子，必须利用沿与上述各存储器芯片的错开方向不同的方向延伸的边缘(最大2边)进行设计。因此，由于能够设置的端子数目的限制，总线宽度受到制约。
技术实现思路
本专利技术的目的在于，提供一种能够以相同的结构层叠为多层以组装成总线宽度限制少的模块的电子部件，并且提供采用该电子部件的模块以及模块的组装方法、识别方法以及环境设定方法。本专利技术是一种电子部件，它是具有内部电路并且用于层叠为多层以组装成模块的电子部件，其特征在于，具有公共连接端子组和个别连接端子组，公共连接端子组以具有预定的设定次数的旋转对称性来进行配置，并且具有与内部电路连接的多个端子，公共连接端子组的各端子是应同被层叠的其他电子部件的端子公共地与模块外的部件相连接的端子，在层叠方向两侧的表面部形成用于与其他电子部件的公共连接端子组所具有的端子相连接的连接部，个别连接端子组以具有所述设定次数的旋转对称性来进行配置，并且具有多个端子，所述多个端子包括至少一个特定端子以及余下的相关端子，特定端子与内部电路连接，特定端子是应同被层叠的其他电子部件的特定端子个别地与模块外的部件相连接的端子，在层叠方向两侧的表面部的至少一方上，形成用于与其他电子部件的个别连接端子组所具有的端子相连接的连接部，相关端子是与被层叠的其他电子部件的特定端子相关设置的端子，在层叠方向两侧的表面部形成用于与其他电子部件的个别连接端子组所具有的端子相连接的连接部。根据本专利技术，公共连接端子组的各端子形成为预先设定次数的旋转对称，并且在层叠方向两侧的表面部形成连接部。此外个别连接端子组的各端子形成为预先设定次数的旋转对称，其中的至少一个特定端子在层叠方向两侧的表面部的至少一方形成连接部，余下的相关端子在层叠方向两侧的表面部形成连接部。通过将如此对称配置地形成有端子的电子部件分别相互错开规定角度进行层叠，能够组装成公共电极端子组的各端子与模块外的部件公共连接并且个别连接端子组的特定端子与模块外的部件个别地连接的模块，其中，上述规定角度是指将360除以所述设定次数所得到的角度。由此，将多个电子部件层叠以组装模块时，即使不准备不同结构的电子部件，也能够采用相同结构的电子部件。因此，能够减少用于层叠组装成模块的电子部件的制造工夫，并能够容易地制造电子部件。进一步，通过采用公共连接端子的数目不容易受到限制、且称为本文档来自技高网...
【技术保护点】
一种电子部件，是具有内部电路并且用于层叠为多层以组装成模块的电子部件，其特征在于，具有公共连接端子组和个别连接端子组，公共连接端子组以具有预定的设定次数的旋转对称性来进行配置，并且具有与内部电路连接的多个端子，公共连接端子组 的各端子是应同被层叠的其他电子部件的端子公共地与模块外的部件相连接的端子，并且在层叠方向两侧的表面部形成用于与其他电子部件的公共连接端子组所具有的端子相连接的连接部，个别连接端子组以具有所述设定次数的旋转对称性来进行配置，并且具有多 个端子，所述多个端子包括至少一个特定端子以及余下的相关端子，特定端子与内部电路连接，特定端子是应同被层叠的其他电子部件的特定端子个别地与模块外的部件相连接的端子，并且在层叠方向两侧的表面部的至少一方上形成用于与其他电子部件的个别连接端子组所具有的端子相连接的连接部，相关端子是与被层叠的其他电子部件的特定端子相关设置的端子，并且在层叠方向两侧的表面部形成用于与其他电子部件的个别连接端子组所具有的端子相连接的连接部。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：佐藤知稔，根本义彦，高桥健司，秋山雪治，
申请(专利权)人：夏普株式会社，株式会社东芝，株式会社瑞萨科技，
类型：发明
国别省市：JP[日本]
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