具有欧米加栅的半导体器件及制造半导体器件的方法技术

一种具有有源区的基板，所述有源区分成存储节点接触结区、沟道区以及位线接触结区。器件隔离层在所述基板中形成，将所述有源区自相邻有源区隔离。凹陷图案每个以沟槽结构形成，且自存储节点接触结区延伸到沟道区。线型栅图案，每个填充单独凹陷图案的沟槽的预定部分，在与单独沟道区的上部中的有源区的主轴交叉的方向上形成。

【技术实现步骤摘要】

本专利技术的一个实施例涉及制造半导体器件的技术；并且更具体地，涉及具有凹陷栅的半导体器件及其制造方法。
技术介绍
典型地，在具有平面型N-沟道金属氧化物半导体场效应晶体管(NMOSFET)的动态随机访问存储器(DRAM)中，由于因沟道的硼浓度的增加而造成的增加的电场，而难以控制刷新时间，对此设计规则已减少。因此，提出了具有阶梯型有源区的阶梯栅非对称凹陷(STAR)单元。该STAR单元具有阶梯型有源区，其通过使有源区的中心部分即位线部分保留原状而通过仅使有源区的边缘部分即存储节点部分凹陷约若干nm，而使有源区的中心部分的高度与有源区的边缘部分的高度不同。如果STAR单元如上述制造，有可能保证沟道长度比由于器件集成而已减小的沟道长度长。图1是截面视图，图示了常规平面型标准DRAM单元结构。参考图1，器件隔离层12在基板11中形成，并且然后多个栅氧化物层14在由器件隔离层12所限定的有源区13的上部上形成。随后，多个栅电极15在栅氧化物层14上形成。此外，每个通过使用氧化物层间隔物16和氮化物层间隔物17而形成的多个双栅间隔物在每个栅电极15的两侧壁上形成。源/漏结18通过离子注入工艺在栅电极15之间的有源区13中形成。这里，源/漏结18被称为存储节点(SN)结，存储节点将连接到该结。图2是图示常规STAR单元结构的截面视图。参考图2，器件隔离层22在基板21中形成。多个栅氧化物层24在由器件隔离层22所限定的有源区23的上部上形成，并且然后多个栅电极25在栅氧化物层24上形成。每个通过使用氧化物层间隔物26和氮化物层间隔物27而形成的多个双栅间隔物在栅电极25的每个的两个侧壁上形成。多个源/漏结28和29通过离子注入工艺在栅电极25之间的有源区23中形成。这里，在相应栅电极25的一侧中形成的所述源/漏结28被称为存储节点(SN)结28，存储节点将连接到该结；而在相应栅电极25的另一侧中形成的另一源/漏结29被称为位线(BL)结29，位线将连接到该结。如图2所示，有源区23具有阶梯型结构。即SN结28在具有高度差的平坦化凹陷区上形成，并且因此SN结28在比BL结29所处位置低的部分中形成。根据图2所示的常规STAR单元结构，由于限定于栅电极25之下的有效沟道长度与图1所示的平面型标准DRAM单元结构相比变得显著减小，刷新特性可得到改善。然而，在常规平面型标准DRAM单元结构中，由于沟道的硼扩散而难以确保在亚100nm器件中的tREF。由于图2所示的STAR单元结构使用线/空间(L/S)型光掩模用于形成凹陷区，具有高度差的平坦化凹陷区得以形成。因此，STAR单元结构提供与如图1所示的标准DRAM单元结构相同的接触面积，在其上SN结28和器件隔离层22彼此接触。因此，图2仅提供通过单元大倾角注入(C-halo)工艺改善沟道长度的效果。图3A是顶视图，图示了用于形成图2所示的STAR单元中的凹陷区的多个凹陷掩模(RM)。在此，图2中所使用的相同的参考数字用来表示相同的组成元件。该线/空间(L/S)型凹陷掩模(RM)不仅在栅电极25之间形成多个SN结28的位置处开口，而且在相邻于SN结28的器件隔离层22的预定部分处开口。图3B是截面视图，图示了将通过如图3A所示的凹陷掩模(RM)而凹陷的部分。在此，图2中所使用的相同参考数字也被用于表示相同的组成元件。通过使用线/空间(L/S)型凹陷掩模(RM)所凹陷的区R不仅包括SN结28将形成的有源区23，还包括相邻于有源区23的器件隔离层22的预定部分。此外，在STAR单元结构中的栅图案的两侧中有尺寸约500的高度差。由于该高度差，可在此后深形成SN结。因此，深形成的SN结相对于图案形成而变弱，且引起退化的电特性。因此，该局限性可引起存储节点中的电阻问题。
技术实现思路
本专利技术的一个实施例是能够通过增加存储节点的沟道长度以及电阻特性而改善刷新特性的半导体器件。还描述了用于制造该器件的制造方法。根据本专利技术的一个方面，提供了一种半导体器件，包括基板，包括分成多个存储节点接触结区、多个沟道区以及位线接触结区的有源区；多个器件隔离层，在所述基板中形成且将所述有源区从相邻有源区隔离；多个凹陷图案，每个在沟槽结构中形成且从存储节点接触结区延伸到沟道区；多个线型栅图案，每个填充单独凹陷图案的沟槽的预定部分，且在与单独沟道区的上部中的有源区的主轴交叉的方向上形成；以及多个存储节点结，在存储节点接触结区中形成。根据本专利技术的另一方面，提供了一种用于制造半导体器件的方法，包括在基板的预定部分中形成多个器件隔离层；通过蚀刻有源区的预定部分来形成多个沟道型凹陷图案，所述有源区由器件隔离层分成多个存储节点接触结区、多个沟道区以及一位线接触结区，其中多个凹陷图案中的每个从对应的存储节点接触结区延伸到对应的沟道区；在基板的整个表面上形成栅氧化物层；在栅氧化物层上形成多个栅图案，所述栅氧化物层设置于由于凹陷图案而具有阶梯结构的多个沟道区的上部中；以及通过对由于凹陷图案而具有阶梯结构的存储节点接触结区执行离子注入而形成多个存储节点接触结。根据本专利技术的另一方面，提供了一种半导体器件，包括基板，包括分成多个存储节点接触结区、多个沟道区以及一位线接触结区的有源区；多个器件隔离层，在所述基板上形成且将所述有源区从相邻有源区隔离；多个凹陷图案，每个在凹陷结构中形成且自存储节点接触结区延伸到沟道区；以及多个线型栅图案，每个填充单独凹陷图案的沟槽的预定部分，且在与单独沟道区的上部中的有源区的主轴交叉的方向上形成。附图说明相对于结合附图给出的对本专利技术的具体实施例的以下描述，以上特征将变得更好理解，其中图1是截面视图，图示了常规平面型标准动态随机访问存储器(DRAM)单元结构；图2是截面视图，图示了常规阶梯栅不对称凹陷(STAR)单元结构；图3A是顶视图，图示了用于形成图2中所示的STAR单元结构中的凹陷区的多个光掩模(PM)；图3B是截面视图，图示了将通过图3A所示的光掩模(RM)而凹陷的区；图4A至4E是截面视图，图示了根据本专利技术的第一实施例的用于制造半导体器件的方法；图5A至5D是顶视图，图示了根据本专利技术第一实施例的用于制造半导体器件的方法；图6是顶视图，图示了根据本专利技术的第二实施例的半导体器件结构；图7是顶视图，图示了根据本专利技术的第三实施例的半导体器件结构；图8是顶视图，图示了根据本专利技术的第四实施例的半导体器件结构； 图9是显示了每个单元结构的刷新特性的比较结果的图；图10A至10C是比较不同单元结构的电场分布的仿真结果；图11是顶视图，图示了根据本专利技术的第五实施例的半导体器件；图12是图示根据本专利技术第五实施例的单个欧米加(omega)栅结构的电场分布的仿真结果。具体实施例方式此后，将参考附图提供对本专利技术的某些实施例的详细描述。应注意即使在不同的图中相似的参考数字表示相似的元件。图4A至4E是图示根据本专利技术的第一实施例的用于制造半导体器件的方法的截面视图，而图5A至5D是图示根据本专利技术第一实施例的用于制造半导体器件的方法的顶视图。在此，图4A至图4D是沿图5A至5D所示的线X-X’的方向所获得的截面视图。如图4A和5A所示，通过使用浅沟槽隔离(STI)工艺在基板31的预定部分中形成了多个器件隔离层32。有本文档来自技高网...

【技术保护点】
一种半导体器件，包括：基板，包括分成多个存储节点接触结区、多个沟道区以及一位线接触结区的有源区；多个器件隔离层，在所述基板中形成且将所述有源区从相邻有源区隔离；多个凹陷图案，每个以沟槽结构形成且自所述存储节点接触结区 之一延伸到所述沟道区之一；多个线型栅图案，每个填充所述凹陷图案之一的沟槽结构的预定部分，并且在与所述有源区的主轴交叉的方向上形成；以及多个存储节点结，在所述存储节点接触结区中形成。

【技术特征摘要】
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【专利技术属性】
技术研发人员：裵相满，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：KR[韩国]