本发明专利技术提供一种半导体装置，该半导体装置快速、高密度且低成本地实现了多个芯片的安装。通过当存储装置芯片（１０３）以及ＡＳＩＣ（１０４）安装在了布线芯片（１０２）上时，存储装置芯片（１０３）以及ＡＳＩＣ（１０４）沿布线芯片（１０２）的彼此对置的一边分别设有连接焊盘（１１０、１１６），从而彼此的连接焊盘（１１０、１１６）的配置位置成为最短距离，并且设置在布线芯片（１０２）上的布线也变短。由此，存储装置芯片（１０３）以及ＡＳＩＣ（１０４）能够针对布线芯片（１０２）而高密度地安装在布线芯片（１０２）上，并且其布线距离也变短，所以也实现了高速化。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及半导体装置，特别涉及高密度地安装芯片的半导体装置。
技术介绍
以往，根据穆尔法则，半导体装置享受了高集成化带来的低成本化、高速化、低耗电化、以及高可靠性化的好处。但是，当设计规则进一步微细到比180纳米还微细时，如被称为SOC(system on chip，片上系统)那样，可集成在芯片上的系统的规模变得非常大。而且，为了进一步进行高集成化，需要同时集成DRAM或闪存等大规模存储电路、RF等快速模拟电路。但是，为了将这些集成在一个芯片上，晶片制造工艺将变得非常复杂，对装配的逻辑/存储/模拟等各功能实现制造工艺的最佳化变得困难。产生泄漏电阻增加、基底噪声等问题。并且，虽然存储单元、逻辑单元等得到了微细化的好处，但是接口电路/模拟电路/高耐压电路等的微细化困难，所以在芯片内产生了占有面积的不均衡。进而，包含掩模费用在内的开发费用以及开发周期显著增加。从在最终产品的市场上的产品寿命的短命化来考虑，这些将成为致命的弱点。如果这样来考虑，特别是在设计规则为90纳米以下的晶片制造工艺中，进行SOC化的系统限于追求非常高的性能并且可批量生产的系统。为了回避这样的问题，通过在一个封装内收纳多个半导体集成电路芯片或不同种类的芯片，从而回避上述问题的SIP(system in package，系统级封装)的方法正在广泛使用。通过该方法，也能够进行与其他公司的芯片的混合安装，或与光/机械等不同种类芯片的混合安装等的多功能化。这样的现有的SIP技术例如在专利文献1或专利文献2中被公示。该现有的SIP例如将两个不同的半导体集成电路芯片重叠而层叠配置在导线架(lead frame)上。即，SIP将半导体芯片安装在导线架上，将半导体芯片安装在芯片上。而且，该SIP从芯片的接合焊盘引线接合到导线架。并且，SIP从芯片的接合焊盘引线接合到导线架。由此能够进行高密度的半导体集成电路芯片的安装。进而，作为其他的现有技术的例子，存在如下的方法如CSP(chipsize package，芯片尺寸封装)或倒装片那样，在半导体集成电路芯片上实施了追加布线之后，生成焊锡、金或铜的凸块而与衬底压焊，从而能够实现高密度的半导体集成电路芯片的安装。日本特开2004-134715号公报日本特开2003-007960号公报但是，现有技术在仅使用引线接合时，在不与外部连接的内部总线上也使用引线。其结果，在内部总线上附加了大的寄生电感以及电容，从而非常难以应用于快速用途。并且，如CSP或倒装片那样，在半导体集成电路芯片上实施了追加布线之后形成凸块时，由于对各芯片产生追加工序，所以成本上升。
技术实现思路
从而，本专利技术是为了解决上述现有的问题而提出的，其目的在于提供比SIP那样的各种各样的现有方法更快速、高密度且低成本地实现多个芯片的安装的半导体装置。为了达到上述的目的，本专利技术的半导体装置具有布线芯片，该布线芯片具有并列排列的多条布线和一对第1连接焊盘群，该一对第1连接焊盘群由分别与所述布线的一端侧以及另一端侧连接的多个焊盘构成；第1半导体芯片，其具有由沿一边排列的多个焊盘构成的第2连接焊盘群；以及第2半导体芯片，其具有由沿一边排列的多个焊盘构成的第3连接焊盘群，所述第1半导体芯片和所述第2半导体芯片安装在所述布线芯片上，使得所述第1半导体芯片的设置所述第2连接焊盘群的一边和所述第2半导体芯片的设置所述第3连接焊盘群的一边对置，一方所述第1连接焊盘群和所述第2连接焊盘群连接，并且另一方所述第1连接焊盘群和所述第3连接焊盘群连接。在本专利技术的半导体装置中，第1以及第2半导体芯片安装在了布线芯片上时，彼此的连接焊盘群的配置位置变成最短距离。对应于此，设置在布线芯片上的布线也变短。由此，能够在布线芯片上高密度地安装第1以及第2半导体芯片，而且其布线距离也变短，所以也实现了高速化。而且，与安装的半导体芯片相比，布线芯片能够使用非常稳定的制造工艺。并且，在布线芯片上只需设置用于安装半导体芯片的连接焊盘和布线层即可构成布线芯片，所以能够实现高成品率。其结果，能够抑制布线芯片的成本的增加。并且，如果布线芯片的成本下降，则也能够在布线芯片上生成电阻、电容、以及电感器等无源器件。在本专利技术中，优选所述第1半导体芯片以及所述第2半导体芯片中的至少一方通过凸块以倒装片方式安装在布线芯片上。通过凸块将各连接凸块接合(连接)，将各半导体芯片以倒装片方式安装在布线芯片上，从而与使用接合引线来进行连接时相比，例如电感变为十分之一左右，能够实现内部的信号之间的高速接口。虽然使凸块预先形成在任意一方或两方连接焊盘群的各个焊盘上，但特别优选预先形成在布线芯片的第1连接焊盘群的各个焊盘上。由此，能够一起形成多个芯片的凸块，所以凸块形成的成本降低，不用在安装的半导体芯片上追加进行布线和凸块的形成，能够直接使用现有的半导体芯片。凸块优选由包括Au在内的金属构成。由此，实现各连接焊盘的良好的连接。在本专利技术中，第1连接焊盘群可以由2000个～5000个连接焊盘构成。并且，在本专利技术中，能够将第1～3连接焊盘群的排列间距设为20μm～60μm。这些焊盘数以及排列间距可以根据所安装的半导体芯片的种类适当设定。在本专利技术中，优选构成布线芯片、第1半导体芯片、以及第2半导体芯片的半导体衬底为相同材料，特别优选为硅衬底。通过使构成各芯片的衬底为相同材料，特别为硅衬底，从而对于热或伸缩等的物理强度也变高，且能够确保高可靠性。在本专利技术中，第1半导体芯片是具有每规定比特地并行地进行信号的输入输出的存储单元的存储装置芯片，第2半导体芯片可以是每规定比特地并行地与所述存储装置芯片进行信号的输入输出的专用逻辑电路芯片。由此，能够实现存储装置芯片和专用逻辑电路芯片的高密度安装，并且能够实现信号的输入输出的高速化。在本专利技术中，优选布线芯片具有多条对所述第1半导体芯片以及第2半导体芯片提供规定的电源电压的电源线。由此，防止了电位下降，实现了电源强化。在本专利技术中，优选在布线芯片的布线之间具有防止串扰(cross talk)的导电线。由此，即使稠密地设置布线，也能防止串扰，并且在半导体芯片之间实现了良好的信号的输入输出。在本专利技术中，可以进一步具有测试用焊盘。由此，即使高密度地排列第1～3连接焊盘，也能够进行各芯片的检查。并且，如果在所述存储装置芯片上具有测试用焊盘，则在存储装置芯片的晶片测试时使用该测试用焊盘，在晶片测试时，能够向测试用焊盘输入输出测试信号来测定存储装置芯片。在本专利技术中，可以在所述第1半导体芯片的没有设置所述第2连接焊盘群的区域中设有由多个焊盘构成的第1电源用焊盘群，所述第2连接焊盘群以及所述第1电源用焊盘群的位于离所述第1半导体芯片的最外周最近的位置上的所有的焊盘作为与所述第1连接焊盘群非电连接的虚设焊盘，可以在所述第2半导体芯片的没有设置所述第3连接焊盘群的区域中设有由多个焊盘构成的第2电源用焊盘群，所述第3连接焊盘群以及所述第2电源用焊盘群的位于离所述第2半导体芯片的最外周最近的位置上的所有的焊盘作为与所述第1连接焊盘群非电连接的虚设焊盘。相邻的焊盘(或凸块)之间容易短路，通过将位于离半导体芯片的最外周最近的位置上的所有的焊盘作为虚设焊盘，从而能够可靠地防止芯片间的连接不良。在本专利技术中，能够通过所述布线来本文档来自技高网...
【技术保护点】
一种半导体装置，该半导体装置具有：布线芯片，该布线芯片具有并列排列的多条布线和一对第１连接焊盘群，该一对第１连接焊盘群由分别与所述布线的一端侧以及另一端侧连接的多个焊盘构成；第１半导体芯片，其具有由沿一边排列的多个焊盘构成的 第２连接焊盘群；以及第２半导体芯片，其具有由沿一边排列的多个焊盘构成的第３连接焊盘群，所述第１半导体芯片和所述第２半导体芯片安装在所述布线芯片上，使得所述第１半导体芯片的设置所述第２连接焊盘群的一边和所述第２半导体芯片的设置 所述第３连接焊盘群的一边对置，一方所述第１连接焊盘群和所述第２连接焊盘群连接，并且另一方所述第１连接焊盘群和所述第３连接焊盘群连接。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：吉田健人，
申请(专利权)人：株式会社理技独设计系统，
类型：发明
国别省市：JP[日本]
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