具有混合表面取向衬底的沟槽电容器制造技术

在具有混合表面取向的单个芯片上形成深沟槽电容器存储器件（５０）和逻辑器件（３２，４０）的方法。该方法允许制造具有增强的性能的系统级芯片（ＳｏＣ），包括在（１００）表面取向硅上的ｎ型互补金属氧化物半导体（ＣＭＯＳ）器件ＳＯＩ阵列和逻辑晶体管，以及在（１１０）表面取向硅上的Ｐ型ＣＭＯＳ逻辑晶体管。另外，该方法制造在混合表面取向ＳＯＩ和体衬底中的硅衬底沟槽电容器。因为用于硅外延生长的阵列掩模开口和构图在相同的步骤中用相同的掩模完成，所以实现了成本的降低。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术一般涉及半导体器件的制造，更具体地说，涉及在混合表面取向衬底上形成半导体器件的方法和由此方法形成的结构。
技术介绍
对半导体器件制造者来说，从未停止努力对半导体器件性能的提高。半导体工业目前面临的一个挑战是在保持工艺简单和晶体管性能的同时在单个芯片上实现存储和逻辑器件。这些器件指的是“系统级芯片”(SoC)，因为在单个芯片上包含了用于完整、运行产品的电子组件。目前，用于提高SoC的性能的方法是在具有最优表面取向的硅衬底上制造不同类型的逻辑器件。如这里使用的，“表面取向”指晶片表面上硅原子的晶体结构或周期排列。具体地，优选在具有(100)表面取向的硅上制造nFET，而优选在具有(110)表面取向的硅上制造pFET。另外，当在绝缘体上硅(SOI)衬底上制造时，存储器件和n型场效应晶体管(nFET)被显著优化，而在体硅上制造时，p型FET(pFET)被显著优化。除了以上挑战，制造以上混合取向逻辑器件和存储器件(例如用于动态随机存取存储器(DRAM)的硅深沟槽电容器)同时存在另外的挑战。具体地，深沟槽电容器存储器件典型地要求不同的掩模用于为电容器打开深沟槽并且为pFET逻辑器件的硅外延生长构图，这增加了开支。另外，存储器件也要求优化衬底。例如，当在SOI衬底上制造时，存储器件典型地被优化，类似于nFET。由于以上观点，保持性能的同时制造存储器件和不同类型的逻辑器件是困难的。技术上需要在具有混合表面取向的单个芯片上制造存储和逻辑器件的改进方法。
技术实现思路
本专利技术包括在具有混合表面取向的单个芯片上形成深沟槽电容器存储器件和逻辑器件的方法。该方法允许制造具有增强性能的系统级芯片(SoC)，包括在(100)表面取向硅上的n型互补金属氧化物半导体(CMOS)器件SOI阵列和逻辑晶体管，以及在(110)表面取向硅上的p型CMOS逻辑晶体管。另外，该方法在混合表面取向SOI和体衬底中制造硅衬底沟槽电容器。因为用于硅外延生长的阵列掩模开口和构图是在相同的步骤中并且使用相同的掩模完成的，所以实现了成本的节省。本专利技术的第一方面旨在一种方法，该方法在具有混合表面取向的单个芯片上形成深沟槽电容器存储器件和逻辑器件，该方法包括如下步骤提供具有第一表面取向的体硅衬底和其上具有第二、不同表面取向的绝缘体上硅(SOI)区域；使用硬掩模形成穿过SOI区域到体硅衬底的第一和第二开口；在每个开口中形成隔离物；在第二开口中形成介质覆盖的外延生长硅；穿过第一开口在体硅衬底中打开深沟槽；在深沟槽中形成深沟槽电容器；形成浅沟槽隔离；并且形成逻辑器件。本专利技术的第二方面包括一种制备衬底的方法，该衬底用于在具有混合表面取向的单个芯片上形成深沟槽电容器存储器件和逻辑器件，该方法包括如下步骤提供具有第一表面取向的体硅衬底和其上具有第二、不同表面取向的绝缘体上硅(SOI)区域；使用单个硬掩模用于形成穿过SOI区域的第一开口，用于制造深沟槽电容器，和穿过SOI区域到体硅衬底的第二开口，用于在第一表面取向上制造第一类型的逻辑器件。本专利技术的第三方面旨在提供了一种电子结构，该结构包括具有第一表面取向的体硅衬底和其上具有第二、不同表面取向的绝缘体上硅(SOI)区域；以及部分在SOI区域中，部分在体硅衬底中垂直设置的电子器件。从随后本专利技术的实施例的更具体的描述，可以明白本专利技术前述和其它特征。附图说明参考下图，从细节上描述本专利技术的实施例，其中相似的标号表示相似的元件，其中图1示出了根据本专利技术的一个实施例形成的电子结构。图2-10示出了用于形成图1的电子结构的方法的一个实施例的步骤。具体实施例方式参考附图，图1示出了在混合表面取向的单个芯片上具有深沟槽电容器存储器件和逻辑器件的系统级芯片电子结构10，根据本专利技术的一个方法实施例制造结构10。结构10包括具有如(110)的第一表面取向的体硅下衬底12和其上具有如(100)的第二、不同表面取向的绝缘体上硅(SOI)区域14。SOI区域14包括在掩埋二氧化硅(BOX)18上的硅层16。nFET阵列30位于SOI区域14的一部分上，通过浅槽隔离(STI)34与在SOI区域14的另一部分上的第一类型逻辑器件32(如nFET)分开。因此，nFET阵列30和第一逻辑器件32都位于SOI 12的第二表面取向上，例如(100)。第一类型逻辑器件(nFET)32通过另一个STI 44与如pFET的第二类型逻辑器件40分开。第二类型逻辑器件40位于穿过SOI区域14延伸到体硅衬底12的外延硅区域42上。外延硅区域42具有体硅衬底12的第一表面取向，例如(110)。结构10还包括电子器件50，这里将其描述为深沟槽电容器，虽然也可以是其它器件，如增益存储单元，非平面MOSFET晶体管，FINFETS，双极晶体管器件，静态随机存取存储(SRAM)单元，闪存，无源电子元件如电阻器，电容器，熔断器，二极管和静电保护器件，以及闭锁保护器件。作为沟槽电容器，电子器件50包括包围典型掺杂多晶硅填充沟槽区域56的掺杂、掩埋极板52，和节点(node)介质54。沟槽电容器50垂直设置，部分在SOI区域14中并且部分在体硅衬底12中，并且通过STI 34与SOI区域14电分离。沟槽电容器50还包括邻近SOI区域14的上面部分60和(可选)设置比上面部分60宽的下面部分62。下面部分62位于SOI区域14的掩埋二氧化硅18下。掩埋极板52包围下面部分62。参考图2-9，现在描述形成结构10的方法的一个实施例。图2示出了一系列步骤，包括第一步，提供具有如(110)的第一表面取向的体硅衬底12和其上具有如(100)的第二、不同表面取向的绝缘体上硅(SOI)区域14。图2还示出了使用硬掩模84即图形，干蚀刻，形成穿过SOI区域14到体硅衬底12的第一开口80和第二开口82。第一开口80用来形成深沟槽电容器18(图1)，第二开口82用来形成外延硅区域42(图1)，其上最终形成逻辑器件40(图1)，如将在下面描述的。从而，使用单个硬掩模84形成用来制造深沟槽电容器50的穿过SOI区域14的第一开口80，和用来在如(110)的第一表面取向上制造逻辑器件40的穿过SOI区域14到体硅衬底12的第二开口82。硬掩模84可以包括，例如，氮化硅或任何其它常规硬掩模材料。同样如图示，具有宽度W1的第一开口80与具有宽度W2的第二开口82的宽度不同，即W2＞W1。图3和4A示出了在每个开口中形成隔离物86(图4A)的下一步。可以通过任何现在已知或将来发展的方式如低压化学气相沉积(LPCVD)的薄保形沉积接着各向异性蚀刻，形成隔离物86(图4A)。隔离物86(图4A)可以包括，如氮化硅或任何其它常规隔离物材料。在一个实施例中，隔离物86具有的厚度小于第一开口80的直径W1(图2)的1/3。图4A-4B和图5A-5E示出了两个可选实施例，用于在第二开口82中形成介质覆盖的外延生长硅。参考图4A-4B中示出的第一实施例第一步，在图4A中示出，包括在每个开口80，82中外延生长硅88，以使外延生长硅88具有如(110)的第一表面取向。下一步，同样如图4A所示，在每个开口80，82中的外延硅88上形成介质覆层90，并且通过化学机械抛光(CMP)平整化。此步骤可以包括，例如，在每个开口80本文档来自技高网...

【技术保护点】
一种在具有混合表面取向的单个芯片上形成深沟槽电容器存储器件和逻辑器件（３２，４０）的方法，所述方法包括如下步骤：提供具有第一表面取向的体硅衬底（１２）和其上具有第二、不同表面取向的绝缘体上硅（ＳＯＩ）区域（１４）；使用硬掩模 （８４）形成穿过所述ＳＯＩ区域（１４）到所述体硅衬底（１２）的第一和第二开口（８０，８２）；在每个开口（８０，８２）中形成隔离物；在所述第二开口（８２）中形成介质覆盖的外延生长硅；　穿过所述第一开口（８０）在所述体硅 衬底（１２）中打开深沟槽；在所述深沟槽中形成深沟槽电容器；形成浅沟槽隔离（３３，４４）；以及形成所述逻辑器件（３２，４０）。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：程慷果，CJ拉登斯，
申请(专利权)人：国际商业机器公司，
类型：发明
国别省市：US[美国]