一种嵌壁式栅极结构包含半导体基板、设置于该半导体基板中之沟槽、设置于该沟槽内之栅氧化层以及设置于该栅氧化层上之导电层，其中该沟槽内之半导体基板呈多层阶梯结构。该多层阶梯结构之各阶梯表面的栅氧化层厚度可不相同。此外，该嵌壁式栅极结构另包含多个设置于该多层阶梯结构下方之半导体基板中的掺杂区，且各阶梯下之掺杂区之掺杂浓度及掺质种类可不相同。该多阶式栅极结构之载流子通道的整体长度为该多层阶梯结构之宽度（Ｗ）及二倍高度（２Ｈ）之总和。
【技术实现步骤摘要】
本专利技术涉及一种，特别涉及一种通过沟槽内之多层阶梯结构增加晶体管之载流子通道长度的。
技术介绍
图1例示一种公知之金属氧化物半导体场效应晶体管10(Metal-Oxide-Semiconductor Field Effect Transistor，MOSFET)。该晶体管10是相当重要的一种基本电子元件，其主要是由半导体基板12、栅氧化层14、金属导电层16与两个设置于该半导体基板12内的掺杂区18(作为晶体管之漏极与源极)构成。另，该晶体管10另包含设置于该金属导电层16侧壁之氮化硅间隙壁22，用以电气隔离该金属导电层16。虽然图1之晶体管10已被广泛地使用于集成电路之中，但随着半导体技术之积集度不断提高、元件尺寸不断缩小，传统晶体管10之尺寸及载流子通道长度亦相对地缩小，导致这两个掺杂区18与设置于栅氧化层14下方之载流子通道24相互作用而影响了该金属导电层16对该载流子通道24之开关控制能力，即导致所谓短载流子通道效应(short channeleffect)。
技术实现思路
本专利技术之主要目的是提供一种通过沟槽内之多层阶梯结构增加晶体管之载流子通道长度的，其亦可通过控制该多层阶梯结构之各阶梯表面的栅氧化层厚度及各阶梯下方之半导体基板内的掺质浓度与种类调整该嵌壁式栅极结构之启始电压。为达到上述目的，本专利技术提出一种嵌壁式栅极结构，其包含半导体基板、设置于该半导体基板中之沟槽、设置于该沟槽中之栅氧化层以及设置于该栅氧化层上之导电层，其中该沟槽内之半导体基板呈多层阶梯结构且该栅氧化层覆盖该多层阶梯结构之表面。该多层阶梯结构之各阶梯表面的栅氧化层厚度可不相同。此外，该嵌壁式栅极结构另包含多个设置于该多层阶梯结构下方之半导体基板中的掺杂区，且该多个掺杂区之掺杂浓度及掺质种类可不相同。根据上述目的，本专利技术提出一种嵌壁式栅极结构之制备方法，其首先形成具有开口之掩膜层于半导体基板上，再形成具有多层阶梯结构之沟槽于该开口下方之半导体基板中。之后，进行热氧化工艺以形成栅氧化层于该沟槽内，再形成至少填满该沟槽之导电层。较佳地，形成沟槽于该开口下方之半导体基板中包含利用该掩膜层为蚀刻掩膜，进行蚀刻工艺以形成第一凹部于该开口下方之半导体基板中。之后，利用沉积及回蚀工艺形成第一间隙壁于该第一凹部之内壁，再利用该掩膜层及该第一间隙壁为蚀刻掩膜，蚀刻该半导体基板以形成第二凹部于该第一间隙壁间之半导体基板中。形成沟槽于该开口下方之半导体基板中可另包含进行多次掺杂工艺，将掺质植入该多层阶梯结构下方之半导体基板中，其中上述多次掺杂工艺之掺杂剂量及掺质种类可不相同。进一步说，上述多次掺杂工艺之掺质选自氮离子、氮气离子、氧化亚氮离子及氧化氮离子组成之群，可抑制后续之热氧化工艺之反应速率，亦即控制该栅氧化层之厚度。此外，上述多次掺杂工艺之掺质含硼掺质或含磷掺质，可调整该嵌壁式栅极结构之启始电压。与公知技术之载流子通道是采水平结构且其长度仅约略等于该栅极之宽度相比，本专利技术嵌壁式栅极结构之载流子通道采用多层阶梯结构且其整体长度为该多层阶梯结构之宽度(W)及二倍高度(2H)之总和，显然比公知技术具有较长的载流子通道长度，可有效解决短载流子通道效应。再者，本专利技术通过在该多层阶梯结构之制备过程中进行多次不同掺质及掺杂剂量之掺杂工艺，可控制该栅氧化层之厚度及该嵌壁式栅极结构之启始电压(Vth)，进而控制晶体管之效能。附图说明图1例示一种公知之金属氧化物半导体场效应晶体管；图2至图9例示本专利技术嵌壁式栅极结构之制备方法；图10至图13例示本专利技术另一实施例之多层阶梯结构的制备方法；以及图14例示本专利技术另一实施例之嵌壁式栅极结构。主要元件符号说明10晶体管12 半导体基板14栅氧化层 16 导电层18掺杂区22 间隙壁24载流子通道30 嵌壁式栅极结构32半导体基板34 掩膜层36开口 37 第一表面38第一凹部 40 介电层40′ 第一间隙壁41 第二表面42第二凹部 44′第二间隙壁45第三表面 46 第三凹部48多层阶梯结构 48′多层阶梯结构50沟槽 52A 掺杂区52B 掺杂区52C 掺杂区54栅氧化层 54′栅氧化层56导电层58 载流子通道60掺杂区62 掩膜层62′ 掩膜层62″掩膜层 72A 预定部分72B 预定部分74A 阶梯74B 阶梯76 多层阶梯结构80 沟槽90 嵌壁式栅极结构具体实施方式图2至图9例示本专利技术之嵌壁式栅极结构30之制备方法。首先形成具有开口36之掩膜层34于半导体基板32(例如硅基板)上，再利用该掩膜层34为蚀刻掩膜，进行蚀刻工艺以形成具有第一表面37之第一凹部38于该开口36下方之半导体基板32中，此第一表面37包含该第一凹部38之底面与侧壁。该掩膜层34较佳地是由介电材料(例如氧化硅)构成。之后，进行掺杂工艺，将掺质植入该第一凹部38下方之半导体基板32以形成掺杂区52A，如图3所示。参照图4，进行沉积工艺，形成介电层40于该半导体基板32上，该介电层40较佳地是由氧化硅构成且覆盖该第一凹部38之底面及侧壁。之后，进行回蚀工艺以形成第一间隙壁40′于该第一凹部38之内壁，再利用该掩膜层34及该第一间隙壁40′为蚀刻掩膜，蚀刻该半导体基板32以形成具有第二表面41之第二凹部42，此第二表面41包含该第二凹部42之底面与侧壁。该第一凹部38之深度D1小于该第二凹部42之深度D2。接着，进行掺杂工艺，将掺质植入该第二凹部42下方之半导体基板32以形成掺杂区52B，如图5所示。参照图6，利用沉积及回蚀工艺，形成第二间隙壁44′于该第二凹部42之内壁。该第二间隙壁44′较佳地是由氧化硅构成。之后，利用该掩膜层34、该第一间隙壁40′及该第二间隙壁44′为蚀刻掩膜，蚀刻该半导体基板32以形成具有一第三表面45之第三凹部46，此第三表面45包含该第三凹部46之底面与侧壁。接着，进行掺杂工艺，将掺质植入该第三凹部46下方之半导体基板32以形成掺杂区52C，如图7所示。参照图8，利用蚀刻工艺去除该掩膜层34、该第一间隙壁40′及该第二间隙壁44′，即形成沟槽50于该半导体基板32之中，且该沟槽50内之第一凹部38、第二凹部42及第三凹部46构成多层阶梯结构48。之后，进行热氧化工艺以形成栅氧化层54于该半导体基板32表面以及进行沉积工艺以形成导电层56于该栅氧化层54上。特而言之，该热氧化工艺形成之栅氧化层54覆盖该多层阶梯结构48。之后，利用光刻蚀刻工艺去除一部分之栅氧化层54及导电层56即完成该嵌壁式栅极结构30。接着，利用该嵌壁式栅极结构30为掺杂掩膜进行另一掺杂工艺以形成两个掺杂区60(作为源极与漏极)于该嵌壁式栅极结构30两侧之半导体基板32之中，如图9所示。进一步说，该嵌壁式栅极结构30之载流子通道58位于该多层阶梯结构48下方之半导体基板32内，其整体长度约为该多层阶梯结构48之宽度(W)及二倍高度(2H)之总和。图3、图5及图7所示之掺杂工艺的掺杂剂量可不相同，亦即上述多个掺杂区52A、52B及52C之掺杂浓度可不相同，且掺杂工艺不限于仅植入各凹部之下方，亦可为整个对应凹部之表面。进一步说，上述多次掺杂工艺之掺质含氮掺质，其选自氮离子、本文档来自技高网...
【技术保护点】
一种嵌壁式栅极结构，其特征是包含：半导体基板，具有沟槽，且该沟槽内之半导体基板呈多层阶梯结构，其具有至少一个第一凹部与一个第二凹部；栅氧化层，设置于该沟槽中；以及导电层，设置于该栅氧化层上。
【技术特征摘要】
【专利技术属性】
技术研发人员：王廷熏，
申请(专利权)人：茂德科技股份有限公司，
类型：发明
国别省市：71[中国|台湾]
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