半导体器件多层之间对准的模拟测量制造技术

公开了一种获得参量测试数据的方法，用于监测半导体器件多层之间的对准。所述方法采用包括半导体器件的第一材料层的曲折（１０、３０）的测试结构，该曲折相对于导电线路（１８、３８）沉积。相对于曲折（１０），以连续变小的距离设置诸如触点或通路之类的许多组（１６ａ、１６ｂ、１６ｃ、１６ｄ）部件１６。可以在曲折（１０、３０）的第一末端（Ａ）和导电线路（１８、３８）之间执行单次的模拟测量，以便确定其间的电阻，并且可以获得半导体器件的第一层和部件之间的临界距离（或与之相关的可接受裕度）。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术通常涉及半导体器件多层之间对准的模拟测量，更具体地，涉及一种通过执行测试结构的模拟测量，来确定半导体器件层之间的临界距离或可允许裕度的方法，以及一种用在该方法中的测试结构。
技术介绍
现代集成电路典型地制作为半导体(例如，硅)晶片上的多层。在集成电路管芯的制作期间，光刻工艺广泛地用于敷设(lay down)一起限定了集成电路管芯上的电子器件的连续电路层。在制作工艺期间，将不同的掩模用于使每一层形成图案。某种程度上，集成电路管芯的连续层之间的未对准(由限定了不同器件层的掩模之间的未对准引起)实质上存在于全部集成电路管芯中。然而，存在可容忍的未对准量，在危害所述集成电路的操作之前，所述未对准可以存在于任意给定集成电路管芯中。在半导体制造中，因为当前和未来技术节点中的横向尺寸减小，光刻限定的层之间的覆盖变得更加关键。例如，在65nm CMOS技术节点中，多晶材料(poly)-触点(多晶材料代表作为栅极材料的多晶硅)覆盖对于成品率是最关键参量之一。参考图1，提供了集成电路管芯结构的一部分的示意性剖面图，所述集成电路管芯结构特别对于由于集成电路关心的各个层的未对准导致的多晶材料-触点短路敏感。该结构包括典型为单晶硅的半导体衬底100，在所述衬底100中形成诸如“浅沟隔离”或STI之类的至少一个隔离装置101，以电学地分离例如CMOS器件中的n型区(未示出)和p型区(未示出)，例如通过传统的掺杂剂扩散或注入在衬底100中形成这些区。将按照例如NMOS晶体管或PMOS晶体管的形式的有源器件102设置在衬底100上，所述器件包括具有多晶硅栅极层104的栅电极结构103(例如，通过传统的栅极和隔板刻蚀工艺形成)。由于多晶硅的良好热稳定性，传统的金属-氧化物-半导体场效应晶体管(MOSFET)采用多晶硅用于形成栅电极。此外，基于多晶硅的材料有利地阻塞了掺杂离子注入到晶体管的下方沟道区，从而促进了栅电极沉积/形成图案完成之后的自对准源极和漏极区的形成。典型地，通过在半导体衬底衬底中刻蚀沟槽而形成由光刻掩模限定的图案、然后由隔离材料填充这些沟槽以实现电隔离有源区，来制作集成电路。将离子注入用于将这些区域掺杂为n型或p型。然后对有源区进行氧化，在氧化步骤之后沉积栅极材料。将随后的光刻和各向异性刻蚀步骤用于选择性地去除栅极材料，以便与其它器件一起构成场效应晶体管。执行遮挡(masked)的离子注入步骤，以对栅极图案和未被栅极图案覆盖的那些有源区进行重掺杂，在遮挡的离子注入之后通过互连线路，将所形成的晶体管和其他有源和无源器件通过相应的触点按需要相互连接。因此，在图1所示的结构中，有源器件102通过从衬底100的表面上延伸的触点106与金属互连线路105相连。在所示示例实施例中，栅极材料104和触点106之间存在临界距离。因为在独立的光刻步骤中使栅极材料和触点区形成图案，除了栅极材料104和触点106的横向尺寸变化之外，还可能由各个图案之间的未对准(这引起栅极材料104和触点106之间的距离小于临界距离)引起多晶材料-触点短路。对于65nm技术节点，多晶材料-触点距离d的最小设计准则与传统光刻工具的精确性能力非常接近，因此强制性的具有多晶材料和相应触点(和/或其他临界电学距离，例如通路-金属)之间距离的适当量化，以便适当地控制工艺，并且如果问题增加时具有较好的诊断能力。该量化理想地应该在制作工艺(参量测试)的较早阶段成为可能，并且在测量成本和时间方面具有可接受的工艺开支。在一种公知方法中，在工艺开发期间，使用其中多晶材料-触点距离系统地变化的一组参量测试结构。将所得到的测试结构放置在开发光罩(reticule)上，所述开发光罩的大部分表面专用于工程目的，并且对测试结构单独地执行测量，以产生限定临界距离的可接受变化裕度的一组参量测试数据。这在时间和硅面积方面是昂贵的方案，并且结果倾向于不用于生产中。其他公知方法描述了结合了数字测试的单个“游标(vernier)”测试结构中的多晶材料-触点距离变化的组合。本领域普通技术人员应该理解，游标测试结构是基于使用干涉图样的众所周知的精密测量方法。在该方案中，在数字保留测量设备上执行的大量测量对于确定实际覆盖裕度是必要的；然而，由于需要数字测量设备，这与参量测试设备是不相容的，该结构通常还不用于生产。US专利No.6,221,681涉及芯片内未对准表示，使用在集成电路管芯层中制作的未对准电路指示器，其中两个触点之间的电流随着触点之间的电阻的变化而变化，作为未对准函数。利用改变未对准程度的实验导致确定给定电压时的触点之间电流的最大和最小量。电流的最大和最小量与沿坐标轴的方向及其其它方向的最大未对准相对应。因此，电流的最大和最小量限定了连续层之间未对准的可接收范围。如果对于施加到两个触点之间的给定电压，两个触点之间的电流量大于最大电流量或小于最小电流量，则认为连续层之间的未对准在容限的范围之外，并且认为集成电路管芯具有失败的未对准测试。在上述配置中，提出了多个芯片内未对准电路指示器，每一个均包括第一导体，将第一触点区与第一焊盘相连；以及第二导体，将第二触点区与第二焊盘相连。芯片内未对准指示器可以包括任意类型的合适半导体器件，在所述半导体器件中，经过器件的电流通道取决于长度而变化，因此取决于器件位置之间的电阻而变化。需要执行每一个芯片内未对准指示器的电流测试，并且设置至少一个未对准指示器、优选地一组未对准指示器，以检测沿集成电路管芯的每一个相应坐标轴的未对准。然而，除了在US-6,221,681中描述的配置与希望接触的器件层之间出现不希望的高电阻有关的事实之外，还关注其是独立测试的测试结构，即它进行多次测量，对每一个覆盖变量进行一次测量，这尤其在时间方面高成本。
技术实现思路
正相反，本专利技术主要与确定不希望彼此接触的多层之间的不希望的短路的概率或可能性有关，并且本专利技术的目的是提供一种获得半导体器件结构的参量测试数据、从而对半导体器件的连续沉积层的未对准进行量化的更成本有效的方法。本专利技术目的还在于提供一种用于上述方法中的测试结构、一种制作这种测试结构的方法、一种用于使用通过上述方法获得的参量测试数据来测试半导体器件结构的方法和设备、一种制作包括使用通过上述方法获得的参量测试数据来测试的一个或更多个半导体器件结构的集成电路的方法、以及一种由这种方法制作的集成电路管芯。根据本专利技术，提出了一种获得参量测试数据的方法，用于监测在集成电路管芯上限定两个相应非接触部件类型的衬底上连续沉积的第一和第二材料层的对准，所述方法包括设置包括导电第一线路、所述第一材料层材料的第二线路和多个部件区的测试结构，每一个部件区均包括由所述第二材料层限定的、并且相对于所述材料的第二线路被设置在所述导电第一线路上的一个或多个部件，其中第一部件区位于与所述材料的第二线路相距第一距离处，以及第二部件区位于与所述材料的第二线路相接触处，所述材料的第二线路限定了所述第一和第二部件区之间的电阻，所述方法还包括在所述导电第一线路和所述材料的第二线路之间执行单次的模拟测量，以便测量其间的电阻，所述电阻表示所述第一和第二材料层之间取决于其间距离的短路发生的概率。同样根据本专利技术，提出了一种用于上述方法的测试结构，所述测试结构包括导电第本文档来自技高网...

【技术保护点】
一种获得参量测试数据的方法，用于监测在集成电路管芯上限定两个相应非接触部件类型的衬底上连续沉积的第一和第二材料层的对准，所述方法包括：－设置包括导电第一线路（１８）、所述第一材料层材料的第二线路（１０）和多个部件区（１６ａ、１６ｂ、 １６ｃ、１６ｄ）的测试结构，每一个部件区均包括由所述第二材料层限定的、并且相对于所述材料的第二线路（１０）被设置在所述导电第一线路（１８）上的一个或更多个部件（１６），其中第一部件区（１６ａ）位于与所述材料的第二线路（１０）相距第一距离处，以及第二部件区（１６ｄ）位于与所述材料的第二线路（１０）相接触处，所述材料的第二线路（１０）限定了所述第一和第二部件区（１６ａ、１６ｄ）之间的电阻；－在所述导电第一线路（１８）和所述材料的第二线路（１０）之间执行单次的模拟测量，以便 测量其间的电阻，所述电阻表示所述第一和第二材料层之间取决于其间距离发生短路的概率。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：迪尔克肯尼思德弗里思，阿尔贝范德戈尔，
申请(专利权)人：NXP股份有限公司，
类型：发明
国别省市：NL[荷兰]