一种三级流水Booth乘法器制造技术

本发明专利技术公开一种三级流水Booth乘法器，属于集成电路领域，包括一级流水线、二级流水线和三级流水线；所述一级流水线包括基4

【技术实现步骤摘要】
一种三级流水Booth乘法器


[0001]本专利技术涉及集成电路
，特别涉及一种三级流水Booth乘法器。

技术介绍

[0002]在集成电路产业飞速发展的今天，随着各种新型技术的快速发展和应用，电器自动化水平不断提升，电路作为功能性产业被广泛应用于人们的日常生产生活中。集成电路是信息产业快速发展的基础条件，尤其是满足当代社会对电子信息产品不断提高的要求，人们对处理器芯片性能要求越来越高。
[0003]运算器一直是处理器芯片的重要组成部分，而乘法器作为处理器芯片中的一个重要运算模块，是实时图像处理和数字信号处理的核心，通常是处理器中数据处理的关键路径，它完成一次操作的时间基本上决定了处理器的最高工作频率。因此设计开发出结构好、面积小和速度快的低功耗乘法器，必将在高速发展的IC产业中占据一定的优势。
[0004]乘法器的核心运算步骤是部分积的产生，部分积的压缩，最终求和加法。设计重点则是采用什么样的结构去实现，目前应用最广泛的乘法器结构有基4Booth算法，Wallace树形结构，超前进位加法器。由于这三个步骤通常是串行的，会存在关键路径过长，或存在竞争冒险等情况导致结果出现错误。

技术实现思路

[0005]本专利技术的目的在于提供一种三级流水Booth乘法器，以解决目前采用串行方式进行计算，导致关键路径延迟时间过长的问题。
[0006]为解决上述技术问题，本专利技术提供了一种三级流水Booth乘法器，包括一级流水线、二级流水线和三级流水线；
[0007]所述一级流水线包括基4
‑
Booth编码模块和部分积生成模块；所述基4
‑
Booth编码模块对二进制乘数B进行编码得到四个控制信号NEG、Z、X1、X2；所述部分积生成模块将四个控制信号NEG、Z、X1、X2结合二进制被乘数A生成部分积；
[0008]所述二级流水线将所述部分积生成模块产生的多个部分积项进行累加操作，得到两个累加值；
[0009]所述三级流水线对所述二级流水线中得到的两个累加值进行并行进位求和，得到最终的乘积。
[0010]可选的，所述基4
‑
Booth编码模块对二进制乘数B进行编码的过程如下：
[0011]进行基4
‑
Booth编码需要乘数B是奇数位，如果是偶数位，在其最后一位加一个0；基4
‑
Booth的算法原理为：
[0012][0013]式中B＝b
n
b
n
‑1...b1b0，n为乘数B的位数，E
k
为乘数被划分后的值，0≤k≤2
n
‑
1，根据上式乘数B按照每三位为一组，每两组重叠一位的方式进行分组，通过Booth编码得到4个相应的控制信号NEG、Z、X1、X2，令NEG＝b
2i+1
，Z＝b
2i+1
⊙
b
2i
，X1＝b
2i
⊙
b
2i
‑1，X2＝b
2i
⊕
b
2i
‑1，其中i∈[0，n]。
[0014]可选的，所述部分积生成模块生成部分积的过程如下：设被乘数A为n比特，则部分积的表达式为P
j
＝X1Z9a
j
‑1⊕
NEG)+X2(a
j
⊕
NEG)，其中A＝a
n
a
n
‑1...a1a0，j∈[0，n]；对乘数B的每三位为一组进行基4
‑
Booth编码，部分积的个数为17个，每部分积的位数为34；所有部分积相加的和即为最终的积，17个部分积相加求和前将部分积的符号扩展到66位；把所有17个部分积的符号补偿位的和作为第18个部分积参与到另外17个部分积的求和。
[0015]可选的，所述二级流水线采用混合型华莱士树型压缩器，包括3:2压缩器和优化后的4:2压缩器。
[0016]可选的，所述三级流水线为超前进位加法器。
[0017]可选的，所述三级流水Booth乘法器还包括乘数的符号扩展模块和被乘数的符号扩展模块，用于生成输入基4
‑
Booth编码模块的乘数B和输入部分积生成模块的被乘数A。
[0018]本专利技术提供的三级流水Booth乘法器，与现有技术相比，具有以下有益效果：
[0019](1)在整个计算过程中采用三级流水线，有效的降低了关键路径延迟时间，提高了乘法器运行速度，在多级流水线处理器中具有较好的性能；
[0020](2)在基4
‑
Booth编码模块中采用符号补偿技术，增加了一项部分积，使32位乘法中的部分积具有18个，有利于压缩器设计的对称性和平衡性；
[0021](3)采用混合型华莱士树型压缩器，对产生的部分积进行累加操作，充分发挥了3:2压缩器版图面积小和4:2压缩器压缩比高的长处，使其在面积和速度上具有较好的提高，同时有利于布局布线。
附图说明
[0022]图1为本专利技术提供的三级流水Booth乘法器的结构示意图；
[0023]图2为Booth编码的优化电路示意图；
[0024]图3为混合型华莱士树型压缩器的结构示意图；
[0025]图4为优化后的4:2压缩器的逻辑电路图。
具体实施方式
[0026]以下结合附图和具体实施例对本专利技术提出的一种三级流水Booth乘法器作进一步详细说明。根据下面说明和权利要求书，本专利技术的优点和特征将更清楚。需说明的是，附图
均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本专利技术实施例的目的。
[0027]本专利技术提供了一种三级流水Booth乘法器，其结构如图1所示，包括一级流水线、二级流水线和三级流水线。所述一级流水线包括基4
‑
Booth编码模块和部分积生成模块；所述二级流水线采用混合型Wallace
‑
Tree型压缩器；所述三级流水线采用超前进位加法器模块。
[0028]所述基4
‑
Booth编码模快用于对二进制乘数B进行编码；所述编码过程如下：设乘数为B，基4
‑
Booth编码需要乘数B是奇数位，如果是偶数位，需在最后一位加一个0；基4
‑
Booth算法原理为：
[0029][0029]其中B＝b
n
b
n
‑1...b1b0，n为乘数B的位数，式中E
k
为乘数被划分后的值，0≤k≤2
n
‑
1，根据上式乘数B按照每三位为一组，每两组重叠一位的方式进行分组，通过Booth编码得到4个相应的控制信号NEG、Z、X1、X2，令NEG＝b
2i+1
，Z＝b
2i+1
⊙
b
2i
，X本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种三级流水Booth乘法器，其特征在于，包括一级流水线、二级流水线和三级流水线；所述一级流水线包括基4
‑
Booth编码模块和部分积生成模块；所述基4
‑
Booth编码模块对二进制乘数B进行编码得到四个控制信号NEG、Z、X1、X2；所述部分积生成模块将四个控制信号NEG、Z、X1、X2结合二进制被乘数A生成部分积；所述二级流水线将所述部分积生成模块产生的多个部分积项进行累加操作，得到两个累加值；所述三级流水线对所述二级流水线中得到的两个累加值进行并行进位求和，得到最终的乘积。2.如权利要求1所述的三级流水Booth乘法器，其特征在于，所述基4
‑
Booth编码模块对二进制乘数B进行编码的过程如下：进行基4
‑
Booth编码需要乘数B是奇数位，如果是偶数位，在其最后一位加一个0；基4
‑
Booth的算法原理为：式中B＝b
n
b
n
‑1...b1b0，n为乘数B的位数，E
k
为乘数被划分后的值，0≤k≤2
n
‑
1，根据上式乘数B按照每三位为一组，每两组重叠一位的方式进行分组，通过Booth编码得到4个相应的控制信号NEG、Z、X1、X2，令NEG＝b
2i+1<...

【专利技术属性】
技术研发人员：曹世威，赵达，杨亮，周昱，张荣，
申请(专利权)人：中电科申泰信息科技有限公司，
类型：发明
国别省市：