电力设备巡检FPGA控制接口电路制造技术

电力设备巡检FPGA控制接口电路属于巡检控制技术领域，尤其涉及一种电力设备巡检FPGA控制接口电路。本发明专利技术提供一种电力设备巡检FPGA控制接口电路。本发明专利技术包括FPGA控制部分、数据保存部分和接口部分，其特征在于FPGA控制部分的信号传输端口分别与单片机控制部分的信号传输端口、接口部分的信号传输端口、数据保存部分的信号传输端口相连；所述FPGA控制部分包括主控芯片部分、第一存储部分、第二存储部分、晶振部分和JTAG接口，主控芯片部分分别与第一存储部分、第二存储部分、晶振部分和JTAG接口相连。JTAG接口相连。JTAG接口相连。

【技术实现步骤摘要】
电力设备巡检FPGA控制接口电路


[0001]本专利技术属于巡检控制
，尤其涉及一种电力设备巡检FPGA控制接口电路。

技术介绍

[0002]在大型风电站、大型光伏电站、大型变电站等大型电力站场，每日的日常巡检是提早发现故障的必要手段。而当前的巡检方式通常是人为徒步驱车巡检。人为巡检速度慢，效率低，容易漏检，对人员要求和人员成本均较高。

技术实现思路

[0003]本专利技术就是针对上述问题，提供一种电力设备巡检FPGA控制接口电路。
[0004]为实现上述目的，本专利技术采用如下技术方案，本专利技术包括FPGA控制部分、数据保存部分和接口部分，其特征在于FPGA控制部分的信号传输端口分别与单片机控制部分的信号传输端口、接口部分的信号传输端口、数据保存部分的信号传输端口相连；所述FPGA控制部分包括主控芯片部分、第一存储部分、第二存储部分、晶振部分和JTAG接口，主控芯片部分分别与第一存储部分、第二存储部分、晶振部分和JTAG接口相连。
[0005]作为一种优选方案，本专利技术所述主控芯片部分采用EP4CE10F17C8芯片U28，U28的R4、T4、T3、R3、T5、R5、T6、R6、T7、R7、P8、N8、T8、R8、T2引脚分别与SDRAM_CLK、SDRAM_D13、SDRAM_D13、SDRAM_D0、SDRAM_D12、SDRAM_D2、SDRAM_D11、SDRAM_D3、SDRAM_D10、SDRAM_D4、SDRAM_D8、SDRAM_D7、SDRAM_D9、SDRAM_D6、SDRAM_D15对应相连，U28的K5、L4、J1、J2、L6、K6、J6、K1、K2、L1、L2、L3、N1、N2、P1、P2引脚分别与U2_PD0、U2_PD1、U2_PD2、U2_PD3、U2_PD4、U2_PD5、U2_PD6、U2_PD7、U2_PD8、U2_PD9、U2_PD10、U2_PD11、U2_PD12、U2_PD13、U2_PD14、U2_PD15对应相连，U28的C1、H2脚分别与EPCS_ASDO、EPCS_DATA0对应相连，U28的B16、C16脚分别与I2C1_SDA、I2C1_SCL对应相连，U28的N13、M12、L12、K12、 J14、J12、J16、J15、 K16、 K15、L16、L15、N16、N15、P16、R16脚分别与HDMI_CEC_A、HDMI_HPD、SD_D0、SD_D1、SD_D2、SD_D3、SD_CMD、SD_CLK、HDMI_TX2_N、HDMI_TX2_P、HDMI_TX1_N、HDMI_TX1_P、HDMI_TX0_N、HDMI_TX0_P、HDMI_TXC_N、HDMI_TXC_P对应相连，U28的N11、M10、T9、R9、L9、M9、N9、P9、P11、T10、R10、T11、R11、T12、R12、T13、R13、 R14、 T15、T14、P14、N12、M11脚分别与SDRAM_A3、SDRAM_DM0、SDRAM_D1、SDRAM_CKE、SDRAM_WE、SDRAM_DM1、SDRAM_A2、SDRAM_A9、SDRAM_A0、SDRAM_A8、SDRAM_CAS、SDRAM_A7、SDRAM_RAS、SDRAM_A6、SDRAM_CS、SDRAM_A5、SDRAM_BA0、SDRAM_BA1、SDRAM_A10、SDRAM_A4、SDRAM_A1、SDRAM_A11、SDRAM_A12对应相连，U28的E3、G3、K3、M3、T1、P7、P4、P10、P13、T16、K14、M14、E14、G14、A16、C10、C13、A1、C4、C7脚接+3.3V，U28的G10、G6、G7、G8、G9、H11、H6、K7、N4、D13脚接+1.2V，U28的L5、F12脚接+2.5V；U28的H8、H7、H16、H15、H10、G4、G13、E4、E2、E13、D7、D10、C5、C12、B2、B15、H9、J10、J7、J8、J9、K13、K4、M13、M4、N10、N7、P12、P5、R15、R2、M5、E12接GND，U28的H14脚通过电阻R275分别与+3.3V、电阻R280一端、电阻R281一端相连，U28的H1脚接EPCS_CLK，U28的H13脚分别与U28的G12脚、电阻R279一端、GND、电阻R282一端相连，U28的H12脚分别与+2.5V、电阻R283一端、电阻R284一端相连，
U28的J3脚接R279另一端，U28的H5脚接R280另一端，U28的F4脚接R281另一端，U28的H3脚分别与R282另一端、JTAG_TCK相连，U28的H4脚分别与电阻R283另一端、JTAG_TDI相连，U28的J4脚接JTAG_TDO，U28的J5脚分别与JTAG_TMS、R284另一端相连；U28的E1、M15脚分别与FPGA_CLK、NRST对应相连。
[0006]作为另一种优选方案，本专利技术所述第一存储部分采用W25Q64芯片U32，U32的1～8脚分别与FLASH_NCE、EPCS_DATA0、+3.3V、GND、EPCS_ASDO、EPCS_CLK、+3.3V、+3.3V对应相连。
[0007]作为另一种优选方案，本专利技术所述第二存储部分采用MT48LC16M16A2B4芯片U29，U29的23～26、29～34、22、35、36、20、21、18、17、16脚分别与SDRAM_A0、SDRAM_A1、SDRAM_A2、SDRAM_A3、SDRAM_A4、SDRAM_A5、SDRAM_A6、SDRAM_A7、SDRAM_A8、SDRAM_A9、SDRAM_A10、SDRAM_A11、SDRAM_A12、SDRAM_BA0、SDRAM_BA1、SDRAM_RAS、SDRAM_CAS、SDRAM_WE对应相连，U29的6、12、46、52、28、41、54脚接GND，U29的1、14、27、39、43、49脚接+3.3V，U29的2、4、5、7、8、10、11、13、42、44、45、47、48、50、51、53分别与SDRAM_D0、SDRAM_D1、SDRAM_D2、SDRAM_D3、SDRAM_D4、SDRAM_D5、SDRAM_D6、SDRAM_D7、SDRAM_D8、SDRAM_D9、SDRAM_D10、SDRAM_D11、SDRAM_D12、SDRAM_D13、SDRAM_D14、SDRAM_D15对应相连。
[0008]作为另一种优选方案，本专利技术所述+3.3V分别与电容C297～C306一端、电容C309～C328一端相连，C297～C306另一端、C309～C328另一端接GND，+1.2V分别与电容 C329～C338一端相连，C329～C338另一端接GND。
[0009]作为另一种优选方案，本专利技术所述晶振部分采用32.768KHZ晶振Y5，Y5的4脚接VCC，Y5的2脚接GND，Y5的3脚接FPGA_CLK。
[0010]作为另一种优选方案，本专利技术所述JTAG接口采用10脚本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.电力设备巡检FPGA控制接口电路，包括FPGA控制部分、数据保存部分和接口部分，其特征在于FPGA控制部分的信号传输端口分别与单片机控制部分的信号传输端口、接口部分的信号传输端口、数据保存部分的信号传输端口相连；所述FPGA控制部分包括主控芯片部分、第一存储部分、第二存储部分、晶振部分和JTAG接口，主控芯片部分分别与第一存储部分、第二存储部分、晶振部分和JTAG接口相连。2.根据权利要求1所述电力设备巡检FPGA控制接口电路，其特征在于所述主控芯片部分采用EP4CE10F17C8芯片U28，U28的R4、T4、T3、R3、T5、R5、T6、R6、T7、R7、P8、N8、T8、R8、T2引脚分别与SDRAM_CLK、SDRAM_D13、SDRAM_D13、SDRAM_D0、SDRAM_D12、SDRAM_D2、SDRAM_D11、SDRAM_D3、SDRAM_D10、SDRAM_D4、SDRAM_D8、SDRAM_D7、SDRAM_D9、SDRAM_D6、SDRAM_D15对应相连，U28的K5、L4、J1、J2、L6、K6、J6、K1、K2、L1、L2、L3、N1、N2、P1、P2引脚分别与U2_PD0、U2_PD1、U2_PD2、U2_PD3、U2_PD4、U2_PD5、U2_PD6、U2_PD7、U2_PD8、U2_PD9、U2_PD10、U2_PD11、U2_PD12、U2_PD13、U2_PD14、U2_PD15对应相连，U28的C1、H2脚分别与EPCS_ASDO、EPCS_DATA0对应相连，U28的B16、C16脚分别与I2C1_SDA、I2C1_SCL对应相连，U28的N13、M12、L12、K12、 J14、J12、J16、J15、 K16、 K15、L16、L15、N16、N15、P16、R16脚分别与HDMI_CEC_A、HDMI_HPD、SD_D0、SD_D1、SD_D2、SD_D3、SD_CMD、SD_CLK、HDMI_TX2_N、HDMI_TX2_P、HDMI_TX1_N、HDMI_TX1_P、HDMI_TX0_N、HDMI_TX0_P、HDMI_TXC_N、HDMI_TXC_P对应相连，U28的N11、M10、T9、R9、L9、M9、N9、P9、P11、T10、R10、T11、R11、T12、R12、T13、R13、 R14、 T15、T14、P14、N12、M11脚分别与SDRAM_A3、SDRAM_DM0、SDRAM_D1、SDRAM_CKE、SDRAM_WE、SDRAM_DM1、SDRAM_A2、SDRAM_A9、SDRAM_A0、SDRAM_A8、SDRAM_CAS、SDRAM_A7、SDRAM_RAS、SDRAM_A6、SDRAM_CS、SDRAM_A5、SDRAM_BA0、SDRAM_BA1、SDRAM_A10、SDRAM_A4、SDRAM_A1、SDRAM_A11、SDRAM_A12对应相连，U28的E3、G3、K3、M3、T1、P7、P4、P10、P13、T16、K14、M14、E14、G14、A16、C10、C13、A1、C4、C7脚接+3.3V，U28的G10、G6、G7、G8、G9、H11、H6、K7、N4、D13脚接+1.2V，U28的L5、F12脚接+2.5V；U28的H8、H7、H16、H15、H10、G4、G13、E4、E2、E13、D7、D10、C5、C12、B2、B15、H9、J10、J7、J8、J9、K13、K4、M13、M4、N10、N7、P12、P5、R15、R2、M5、E12接GND，U28的H14脚通过电阻R275分别与+3.3V、电阻R280一端、电阻R281一端相连，U28的H1脚接EPCS_CLK，U28的H13脚分别与U28的G12脚、电阻R279一端、GND、电阻R282一端相连，U28的H12脚分别与+2.5V、电阻R283一端、电阻R284一端相连，U28的J3脚接R279另一端，U28的H5脚接R280另一端，U28的F4脚接R281另一端，U28的H3脚分别与R282另一端、JTAG_TCK相连，U28的H4脚分别与电阻R283另一端、JTAG_TDI相连，U28的J4脚接JTAG_TDO，U28的J5脚分别与JTAG_TMS、R284另一端相连；U28的E1、M15脚分别与FPGA_CLK、NRST对应相连。3.根据权利要求1所述电力设备巡检FPGA控制接口电路，其特征在于所述第一存储部分采用W25Q64芯片U32，U32的1～8脚分别与FLASH_NCE、EPCS_DATA0、+3.3V、GND、EPCS_ASDO、EPCS_CLK、+3.3V、+3.3V对应相连。4.根据权利要求1所述电力设备巡检FPGA控制接口电路，其特征在于所述第二存储部分采用MT48LC16M16A2B4芯片U29，U29的23～26、29～34、22、35、36、20、21、18、17、16脚分别与SDRAM_A0、SDRAM_A1、SDRAM_A2、SDRAM_A3、SDRAM_A4、SDRAM_A5、SDRAM_A6、SDRAM_A7、SDRAM_A8、SDRAM_A9、SDRAM_A10、SDRAM_A11、SDRAM_A12、SDRAM_BA0、SDRAM_BA1、SDRAM_RAS、SDRAM_CAS、SDRAM_WE对应相连，U29的6、12、46、52、28、41、54脚接GND，U29的1、14、27、39、43、49脚接+3.3V，U29的2、4、5、7、8、10、...

【专利技术属性】
技术研发人员：任娜，王洪江，王黎明，张楠，
申请(专利权)人：沈阳工程学院，
类型：发明
国别省市：