堆叠式FPGA的制作方法以及堆叠式FPGA技术

本申请涉及集成电路技术领域，公开了堆叠式FPGA的制作方法以及堆叠式FPGA。该方法包括：对FPGA的功能电路进行分类，至少得到第一电路和第二电路，第一电路以及第二电路的参数信息不同；将第一电路采用第一种制作工艺进行制作，得到至少一个第一FPGA晶圆；将第二电路采用第二种制作工艺进行制作，得到至少一个第二FPGA晶圆；将至少一个第一FPGA晶圆和至少一个第二FPGA晶圆层叠设置，得到堆叠式FPGA。通过上述方式，能够提升制作FPGA的产品良率，降低对FPGA的最大曝光面积的要求，且单个FPGA晶圆的成本降低，同时降低FPGA的开发成本，缩短开发周期。开发周期。开发周期。

【技术实现步骤摘要】
堆叠式FPGA的制作方法以及堆叠式FPGA


[0001]本申请涉及集成电路
，特别是涉及堆叠式FPGA的制作方法以及堆叠式FPGA。

技术介绍

[0002]随着半导体技术朝着深亚微米乃至纳米方向的飞速发展，IC设计者将越来越多且功能复杂的系统集成在单颗芯片上，以实现尺寸更小、带宽更高、功能更加强大的电子系统。可编程器件(一般分为FPGA和CPLD)正是凭借其集成了非常丰富IP、功能配置灵活、设计周期短、可靠性高等特点，成为现在电子系统开发的宠儿。
[0003]可编程器件本身作为一种通用芯片，因应用场景需求不同，则需要不同可编程逻辑规模及不同功能版本的芯片，以达到降低系统成本的目的；高效且可靠的可编程器件芯片实现方法，成为IC设计者关注的焦点。传统的FPGA由于可变成逻辑资源规模性增加以及IP资源需要的增加，使得芯片面积大，良率低，成本增加。

技术实现思路

[0004]本申请主要解决的技术问题是提供堆叠式FPGA的制作方法以及堆叠式FPGA，能够提升制作时的产品良率，降低对最大曝光面积的要求，且单个FPGA晶圆的成本降低，进而降低FPGA的开发成本，缩短开发周期。
[0005]为了解决上述问题，本申请采用的一种技术方案是提供一种堆叠式FPGA的制作方法，该方法包括：对FPGA的功能电路进行分类，至少得到第一电路和第二电路，第一电路以及第二电路的参数信息不同；将第一电路采用第一种制作工艺进行制作，得到至少一个第一FPGA晶圆；将第二电路采用第二种制作工艺进行制作，得到至少一个第二FPGA晶圆；将至少一个第一FPGA晶圆和至少一个第二FPGA晶圆层叠设置，得到堆叠式FPGA。
[0006]其中，对FPGA的功能电路进行分类，至少得到第一电路和第二电路，包括：根据功能电路的参数信息，对FPGA的功能电路进行分类，至少得到第一电路和第二电路；参数信息至少包括以下任意一项或组合：功能电路的设计需求信息、功能电路的性能稳定性与制作工艺要求的关系信息、功能电路的属性信息。
[0007]其中，第一种制作工艺与第二种制作工艺的纳米级别不相同。
[0008]其中，将至少一个第一FPGA晶圆和至少一个第二FPGA晶圆层叠设置，得到堆叠式FPGA，包括：基于3DIC封装技术或者2.5D封装技术将至少一个第一FPGA晶圆和至少一个第二FPGA晶圆整合或集成，得到堆叠式FPGA。
[0009]其中，第一电路包括可配置逻辑电路、专用SRAM存储器、用户配置逻辑电路、编码器、解码器和Digital IP中的至少一种；第二电路包括可配置输入输出电路、Analog IP电路、锁相环、串行电路、解串行电路、通用输入/输出电路、存储器、熔丝和电感线圈中的至少一种功能电路。
[0010]为了解决上述问题，本申请采用的另一种技术方案是提供一种堆叠式FPGA，该堆
叠式FPGA包括：第一FPGA晶圆，第一FPGA晶圆上设置有第一电路；第二FPGA晶圆，第二FPGA晶圆上设置有第二电路；第一电路以及第二电路的参数信息不同；其中，第一FPGA晶圆和第二FPGA晶圆层叠连接设置，组成堆叠式FPGA。
[0011]其中，第一电路包括可配置逻辑电路、专用SRAM存储模块、用户配置逻辑电路、编码器、解码器和Digital IP中的至少一种；第二电路包括可配置输入输出电路、Analog IP电路、锁相环、串行电路、解串行电路、通用输入/输出电路、存储器、熔丝和电感线圈中的至少一种。
[0012]其中，第一FPGA晶圆和第二FPGA晶圆的制作工艺的纳米级别不同。
[0013]其中，第一FPGA晶圆的制作工艺的纳米级别为12纳米、22纳米或28纳米；第二FPGA晶圆的制作工艺的纳米级别为40纳米或65纳米。
[0014]其中，第一FPGA晶圆和第二FPGA晶圆采用2.5D或3DIC封装技术层叠设置，以得到堆叠式FPGA。
[0015]其中，第一FPGA晶圆以及第二FPGA晶圆至少为二；第一FPGA晶圆与第二FPGA晶圆层叠间隔设置，且互相连接；或者，至少两个第一FPGA晶圆层叠设置，至少两个第二FPGA晶圆层叠设置，层叠设置的至少两个第一FPGA晶圆与层叠设置的至少两个第二FPGA晶圆层叠设置。
[0016]本申请的有益效果是：区别于现有技术的情况，本申请提供的堆叠式FPGA的制作方法以及堆叠式FPGA。通过将堆叠式FPGA按照不同功能区分为第一FPGA晶圆和第二FPGA晶圆进行制作，相较于传统技术中FPGA的所有功能电路集成于同一FPGA晶圆，采用相同的纳米级别制作工艺而言，整个堆叠式FPGA由第一FPGA晶圆和第二FPGA晶圆整合实现，各个FPGA晶圆面积较小，能够提升制作FPGA的产品良率，降低对FPGA的最大曝光面积的要求，且单个FPGA晶圆的成本降低。进一步，在第一FPGA晶圆或第二FPGA晶圆经过制作及验证测试成功后，其性能及功能确定，不再需要跟进工艺制程节点的迁移而重复研发，节约了大量人力、硬件资源等研发成本，提高设计效率，缩短开发周期；同时，也可节约某些授权IP的重复授权费用。
附图说明
[0017]为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。其中：
[0018]图1是本申请提供的堆叠式FPGA的制作方法一实施例的流程示意图；
[0019]图2是本申请提供的堆叠式FPGA一实施例的结构示意图；
[0020]图3是本申请提供的堆叠式FPGA一结构示意图；
[0021]图4是本申请提供的堆叠式FPGA另一结构示意图；
[0022]图5是本申请提供的堆叠式FPGA另一实施例的结构示意图；
[0023]图6是本申请提供的堆叠式FPGA另一实施例的结构示意图；
[0024]图7是本申请提供的堆叠式FPGA另一实施例的结构示意图；
[0025]图8是本申请提供的堆叠式FPGA另一实施例的结构示意图；
[0026]图9是本申请提供的堆叠式FPGA另一实施例的结构示意图；
[0027]图10是本申请提供的堆叠式FPGA另一实施例的结构示意图；
[0028]图11是本申请提供的电子设备一实施例的结构示意图。
具体实施方式
[0029]下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。可以理解的是，此处所描述的具体实施例仅用于解释本申请，而非对本申请的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本申请相关的部分而非全部结构。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
[0030]本申请中的术语“第一”、“第二”等是用于区别不同对象，而不是用于描述特定顺序。此外本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种堆叠式FPGA的制作方法，其特征在于，所述方法包括：对FPGA的功能电路进行分类，至少得到第一电路和第二电路，所述第一电路以及所述第二电路的参数信息不同；将所述第一电路采用第一种制作工艺进行制作，得到至少一个第一FPGA晶圆；将所述第二电路采用第二种制作工艺进行制作，得到至少一个第二FPGA晶圆；将至少一个所述第一FPGA晶圆和至少一个所述第二FPGA晶圆层叠设置，得到堆叠式FPGA。2.根据权利要求1所述的方法，其特征在于，所述对FPGA的功能电路进行分类，至少得到第一电路和第二电路，包括：根据功能电路的参数信息，对FPGA的功能电路进行分类，至少得到第一电路和第二电路；所述参数信息至少包括以下任意一项或组合：功能电路的设计需求信息、功能电路的性能稳定性与制作工艺要求的关系信息、功能电路的属性信息。3.根据权利要求1所述的方法，其特征在于，所述第一种制作工艺与所述第二种制作工艺的纳米级别不相同。4.根据权利要求1所述的方法，其特征在于，所述将至少一个所述第一FPGA晶圆和至少一个所述第二FPGA晶圆层叠设置，得到堆叠式FPGA，包括：基于3DIC封装技术或者2.5D封装技术将至少一个所述第一FPGA晶圆和至少一个所述第二FPGA晶圆整合或集成，得到所述堆叠式FPGA。5.根据权利要求1所述的方法，其特征在于，所述第一电路包括可配置逻辑电路、专用SRAM存储器、用户配置逻辑电路、编码器、解码器和Digital IP中的至少一种；所述第二电路包括可配置输入输出电路、Analog IP电路、锁相环、串行电路、解串行电路、通用输入/输出电路、存储器、熔丝和电感线圈中的至少一种功能电路。6.一种堆叠式FPGA，其...

【专利技术属性】
技术研发人员：侯彬，谢永宜，
申请(专利权)人：西安紫光国芯半导体有限公司，
类型：发明
国别省市：