半导体结构制造技术

一种半导体结构，包含具有不同应力的第一半导体材料层与第二半导体材料层。利用第一半导体材料层与第二半导体材料层的堆栈搭配，在第一半导体材料层与第二半导体材料层分别压缩与伸张或伸张与压缩下，用来调节半导体元件中的通道应力，从而形成受应变的通道。（*该技术在2014年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术涉及半导体结构，特别涉及受应变的半导体元件。
技术介绍
半导体是一种导电能力介于导体与非导体之间的材料，而所谓半导体元件就是以半导体材料所特有的特性所制造出来的电子元件，因为半导体元件属于固态元件(Solid State Device)，其体积可以缩小到很小的尺寸。近来，称为金属氧化半导体(Metal-Oxide-Semiconductor；MOS)的晶体管，因为具有耗电量少并且适合高集成度等优点，在半导体元件中具有广泛的应用。MOS晶体管的基本结构除了具备由金属层、氧化层与半导体层所构成的电容器外，还包含两个位于MOS电容器两旁，其电性与硅基材相反的半导体区源极(Source)与漏极(Drain)。MOS可分为n型金属氧化半导体(NMOS)和p型金属氧化半导体(PMOS)，其中NMOS以电子来传输，PMOS以空穴来传输，由于电子在电场下的迁移率比空穴高，所以在同样的设计下，NMOS元件的速度将比PMOS的速度快，因此为了提高元件的操作速度，早期的MOS元件都是以NMOS晶体管为主来设计。由于半导体元件尺寸的不断缩微(Scaled Down)，使得超大规模集成电路的速度持续地提升。然而，当进入次微米世代，半导体元件的缩微由于不同的物理及技术上限制而变得困难重重。此外，在CMOS电路中，由于空穴迁移率(Hole Mobility)小于电子的迁移率，为了让CMOS中的PMOS及NMOS的电流驱动能够匹配，因此通常将PMOS的面积设计成NMOS的2～3倍。然而，这样的设计使的元件的整合及速度都受到影响。因此，为了要进一步改善集成电路的速度，就必须提出新的元件结构或使用新的材料。
技术实现思路
为了制造高速度的次微米CMOS元件，因此，本技术的目的为提供一种半导体结构，利用具压缩应力与伸张应力的半导体材料层的搭配，可应用于一般基材或绝缘层上硅晶基材中，借以调整通道应力。根据以上所述的目的，本技术的半导体结构可包括第一半导体材料层，以及堆栈于第一半导体材料层上的与第一半导体材料层具不同应力的第二半导体材料层。此第一半导体材料层与第二半导体材料层分别具有不同晶格常数，因此会在第一半导体材料层压缩且第二半导体材料层伸张或者第一半导体材料层伸张且第二半导体材料层压缩的情况下，借以互相牵制而调整应力。上述半导体可应用于一般无绝缘层的基材或者绝缘层上硅晶基材。将本技术的结构应用在电子元件中，由于可调整通道应力以改善载子迁移率，从而提升现有集成电路技术。附图简要说明以下结合附图对本技术的具体实施方式作进一步详细的描述。附图中，附图说明图1为本技术半导体结构应用于绝缘层上硅基材的剖面示意图；图2为本技术半导体结构一实施例剖面图；图3为本技术半导体结构另一实施例剖面图；以及图4为本技术半导体结构再一实施例剖面图。具体实施方式为了制造高速度次微米CMOS元件，必须增加通道的载子迁移率(Carrier Mobility)并降低源极与漏极的寄生电容(Parasitic Capacitance)。硅材料中的载子迁移率，特别是空穴迁移率，会因为次微米CMOS元件的应变速率(Switching Speed)的发展限制而非常低。为了克服这样的问题，本技术揭露一种受应变的半导体结构，利用具有不同应力的半导体材料层间的互相影响，以进行通道的应力调整。本技术揭露一种半导体结构，利用具压缩应力(Compressive Stress)的半导体材料与伸张应力(Tensile Stress)的半导体材料相互堆栈而形成一半导体结构。其中，由于一半导体材料具有不同应力，两者的晶格常数并不相同。因此，在一半导体材料压缩且另一半导体材料伸张的情况下，互相牵制而形成张力通道(Strained-Channel)，从而可增加电子或空穴迁移率。上述的具压缩应力的半导体材料以及具伸张应力的半导体材料都可选自于合金半导体(Alloy Semiconductor)、元素半导体(Element Semiconductor)或是化合物半导体(Compound Semiconductor)材料。一般合金半导体材料例如有锗化硅(SiGe)、碳锗硅(SiGeC)或碳化硅(SiC)等；元素半导体材料则有硅和锗等等；而化合物半导体则例如有砷化镓(GaAs)、砷铝化镓(GaAlAs)或磷化铟(InP)等分别由III V族或II VI族化合物所构成的半导体材料等。上述材料可互相搭配利用，本技术不限于此。本技术的半导体结构可先利用具压缩应力或具伸张应力的半导体材料为基材，再将另一具相反应力的半导体材料沉积于其上。或者，可在一般基材或绝缘层上硅基材(Silicon-On-Insulator；SOI)结构上，形成本技术的半导体结构，本技术不限于此。图1为本技术半导体结构应用于绝缘层上硅基材结构的剖面示意图。请参照图1，绝缘层上硅基材一般由硅基材100以及绝缘层102所构成，并且在绝缘层上具有含硅薄膜层(未绘示)。但是，本技术在此利用第一半导体材料层106以及位于第一半导体材料层106上的第二半导体材料层108，来取代一般的含硅薄膜层。其中，第一半导体材料层106具有压缩应力，而第二半导体材料层108具有伸张应力，由于第一半导体材料层106与第二半导体材料层108的互相影响，从而可调整第一半导体材料层106与第二半导体材料层108中的通道应力。在本技术较佳实施例中，上述绝缘层102由埋入氧化层所构成，一般为二氧化硅材质，而第一半导体材料层106由锗化硅材料所构成，第二半导体材料层108则由硅材料所构成。并且，第一半导体材料层106与第二半导体材料层108的较佳厚度都小于400。值得注意的是，本技术上述材料与厚度仅为举例，可根据实际产品与所调整的应力值加以改变，本技术不限于此。另外，当本技术的半导体结构仅使用一般的硅基材100时，第一半导体材料层106则直接位于硅基材100上方，而第二半导体材料层108再位于第一半导体材料层106上。此时，第一半导体材料层会与一主动区域(Active Area)(未绘示)连接，并与硅基材之间，以空气隧道(Air Tunnel)来进行绝缘。不论上述本技术半导体结构、位于绝缘层上硅基材的结构或位于一般硅基材的结构，都可进行后续制造而形成半导体元件。本技术以数个实施例来进行说明。在本技术一实施例中，在上述半导体结构中形成数个绝缘区域110，如图2所示。一般来说，这些绝缘区域110可为浅沟渠隔离结构，但这些绝缘区域110位于第一半导体材料层106或第二半导体材料层108中时，可选择让其带有不同的应力，而分别导致这些半导体材料层具有更多应力。例如，当绝缘区域110具有伸张应力，则会导致第一半导体材料层106具有更多的压缩应力；而绝缘区域110具有压缩应力，会导致第二半导体材料层108具有更多的伸张应力。或者在本技术另一实施例中，还在图2的结构中形成电性与基材100相反的半导体区，源极112与漏极114，如图3所示。并且同样的，如上述的绝缘区域100，若源极112与漏极114具有伸张应力，则会导致第一半导体材料层106具有更多的压缩应力；若源极112与漏极114具本文档来自技高网...

【技术保护点】
一种半导体结构，其特征在于，至少包括：　　　　至少一第一半导体材料层；以及　　　　至少一第二半导体材料层位于该第一半导体材料层上，其中该第一半导体材料层与该第二半导体材料层具有不同性质的应力，并且该第一半导体材料层与该第二半导体材料层相互堆栈，借以在该第一半导体材料层与该第二半导体材料层分别压缩与伸张或伸张与压缩的情况下，互相牵制造成应变。

【技术特征摘要】

【专利技术属性】
技术研发人员：葛崇祜，王昭雄，黄健朝，李文钦，胡正明，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：实用新型
国别省市：71[中国|台湾]