形成半导体器件的接触塞的方法技术

一种形成半导体器件接触塞的方法，当通过蚀刻在半导体衬底上形成的选择线之间的绝缘层形成接触孔时，通过在氮化物层上形成钝化层以防止氮化物层受到破坏。在形成接触塞的蚀刻工艺中，在选择线的侧壁上形成的钝化层形成两次，以保护选择线的侧壁。因此，可防止选择线的侧壁受到损伤。因此，可增加形成接触塞所必要的工艺容限，并且因此可形成更小的接触塞。

【技术实现步骤摘要】

本专利技术涉及一种形成半导体器件接触塞的方法，更具体涉及一种形成 NAND快闪存储器的源^/漏极接触塞的半导体器件接触塞的形成方法。
技术介绍
通常，半导体存储器件可分为易失性存储器件和非易失性存储器件。 易失性存储器件如动态随M取存储器(DRAM)和静态随*取存储器 (SRAM)显示出高速数据输V输出特性，但是当电源关闭时，存储的数 据丢失。非易失性存储器件即使在电源关闭时也可保持它们的数据。快闪存储器件是高度集成的非易失性存储器件。通过利用可编程和擦 除的可擦可编程只读存储器(EPROM)以及可电编程和擦除的电可擦可 编程只读存储器(EEPROM)来开发快闪存储器件。在此，术语'编程，指 的是将数据写入存储单元的操作，而术语'擦除，指的是将写入存储单元的 数据删除的操作。根据单元的结构和运行4H中，快闪存储器件可分为NOR类型或NAND 类型的快快闪存储器件。在NOR型快闪存储器件中，每个存储单元晶体 管的漏极连接到位线，使得能够相对于特定的地址(address)进行编程和 擦除，并且因此提高运行速度。NOR型快闪存储器件通常在需要高速操作 的用途中使用。与^M目对，在NAND型快闪存储器件中，多个存储单元晶 体管串联连接，构成一个串，在位线和公共源极线之间连接一个串。因此， NAND型快闪存储器件具有相对小数量的漏极接触塞，以便于高度集成。 因此，NAND型快闪存储器件通常在需要高容量数据保持能力的应用中使 用。NAND型快闪存储器件包括在源极选择线和漏极选择线之间形成的多个字线。通过连接包含在多个串中的选择晶体管的栅极来形成选择线例如 源极选择线或漏fc^择线。通过连接存储单元晶体管的栅极形成字线。选 择线和字线包括隧道氧化物层、浮置栅极、介电层和控制栅极。在选择线 中，浮置栅极和控制栅极电连接。在各选择线与各字线之间形成结。源极 选择线之间的结是源极区域，漏极选择线之间的结是漏极区域。在选择线和字线的侧面上形成间隔物和氮化物层。在选择线和字线的 整个表面上形成绝缘层。在绝缘层中形成暴露出位于选择线之间的结的接触孔。利用导电材料填隙(gap-filled)接触孔，由此形成电连接至所述结 的接触塞。图2是显示在形成接触孔的传统工艺中在选择线侧壁上的缺陷的照片。当接触孔未对准时，氮化物层可在一定程度上保护选择线的侧面。然 而，当接触孔显著地未对准时，大量氮化物层损失，这可导致氮化物层断 裂。因此，在氮化物层之下形成的间隔物和选择线的侧壁可受到损失和破 坏(参考'C，)。因此，选择线和接触塞直接互连，导致存储器件失效。
技术实现思路
当通过在蚀刻半导体衬底上形成的选择线之间的绝缘层来形成接触 孔时，本专利技术通过在氮化物层上形成钝化层来防止氮化物层破坏。根据本专利技术的一个方面，提供一种。 根据该方法，在半导体衬底上形成多个选择线和多个字线。在暴露在选择 线和字线之间的半导体衬底中形成结。在选择线和字线上形成第一钝化 层。在第一钝化层上形成绝缘层。在选择线之间的绝缘层中形成接触孔， 使得选择线之间的第一钝化层暴露。在暴露在接触孔的侧壁上的第一钝化 层上形成第二钝化层。除去在接触孔底面处的第一钝化层。在接触孔内形 成导电材料，由此形成连接所述结的接触塞。第二钝化层可由具有与第一钝化层不同的蚀刻选择性的材料形成。第 二钝化层可由高k(介电常数)的材料形成。第二钝化层可包括Hf02、 A1203 或Zr02。第二钝化层可形成为100~300埃的厚度。第二钝化层的形成可 包括在包括接触孔的绝缘层上形成第二钝化层，和实施蚀刻工艺使得第 二钝化层仅仅保留在接触孔的侧壁上，蚀刻工艺可使用BCl3气体来实施。在接触塞形成之前，可除去第二钝化层。可使用蚀刻剂除去第二钝化层。蚀刻剂可包括BOE溶液或HF溶液。第一钝化层可由氮化物层形成。在第 一钝化层形成之前，可在选择线的侧壁上形成间隔物。在第一钝化层形成 之前，可在选择线和字线上形成緩冲层。緩冲层可由氧化物层形成。根据本专利技术的一个方面，提供一种。 根据该方法，在半导体衬底上形成多个栅极。在暴露在栅极之间的半导体 衬底中形成结。在^(f极上形成第一钝化层。在第一钝化层上形成绝缘层。 在桶^极之间的绝缘层中形成接触孔，4吏得在初f极之间的第一钝化层暴露。 在暴露在接触孔的侧壁上的第 一钝化层上形成第二钝化层。除去在接触孔 底表面处的第一钝化层。在接触孔内形成导电材料，由此形成连接所述结 的接触塞。附图说明图1A至II是i兑明4艮据本专利技术实施方案的形成半导体器件接触塞的方 法的截面图；和图2是显示在形成接触孔的传统工艺中在选择线侧壁上的缺陷的照片。具体实施例方式将参考附图描述根据本专利技术的具体的实施方案。然而，本专利技术不限于 所述公开的实施方案，而是可以各种方式实施。提供所述实施方案以完成 本专利技术的公开并使得本领域技术人员理解本专利技术。本专利技术由权利要求的范 围所限定。图1A至II是说明根据本专利技术实施方案的形成半导体器件接触塞的方 法的截面图；和参考图1A，在用于形成半导体器件尤其是快闪存储器件的半导,底 102中限定隔离区(未显示)和有源区。通过阱形成工艺、阈值电压控制 工艺、隔离层形成工艺等来形成隔离区和有源区。在半导体衬底102上形 成堆叠层，每个堆叠层包括隧道介电层104、用于浮置栅极的笫一导电层 106、介电层108、用于控制栅极的第二导电层110和栅电极层112。第一 导电层106和第二导电层110可由多晶珪形成，而介电层108可具有氧化物/氮化物/氧化物(ONO)结构。在介电层108上可还形成用于保护介 电层108的覆盖多晶珪层(ca卯ing poly layer)(未显示)。可部分蚀刻选 择晶体管区域的介电层108以电连接第一导电层106和第二导电层110。 栅电极层112可由硅化鴒(WSix)形成。使用采用在栅电极层112上形成的栅极掩模图案(未显示)的蚀刻工 艺来图案化堆叠层。因此，在半导体衬底102的有源区中形成多个存储单 元栅极串联连接的字线WL0、 WLl...。每个存储单元栅极具有隧道介电 层104、用于浮置栅极的第一导电层106、介电层108、用于控制栅极的第 二导电层110和栅电极层112的堆叠结构。通常，字线WL0、 WL1…的数 目是16或32。然而，应理解，为了方^^见仅仅说明两个字线。在字线 WL0、 WLl...的两端形成与多个选择晶体管串联连接的选择线。每个选择 晶体管具有隧道介电层104、彼此电连接的第一导电层106和第二导电层 110、以及栅电极层112的堆叠结构。虽然选择线包括源极选择线SSL和 漏极选择线DSL，为了方使爽见，仅仅说明源极选择线SSL。通过对暴露在字线和源极选择线SSL之间的半导体衬底102实施离子 注入工艺，形成多个结114a、 114b。在源极选择线SSL之间形成的结114b 成为源极区域。虽然在附图中未显示，但在漏极选择线DSL之间形成的结 成为漏极区域。参考图1B，在包括字线和选择线的半导^^H"底102上形成第一绝缘层 116。第一绝缘层116填隙字线和选择线之间的间隔，并且可形成为足够包 围选择线的侧壁的厚度。第一绝缘层116可以是氧化物层或氮化物层。参考图1C，对第一绝缘层(参考图1B的116)实施各本文档来自技高网...

【技术保护点】
一种形成半导体器件的接触塞的方法，所述方法包括：　在半导体衬底上形成多个选择线和多个字线；　在所述选择线和所述字线之间暴露的所述半导体衬底中形成结；　在所述选择线和所述字线上形成第一钝化层；　在所述第一钝化层上形成绝缘层；　在所述选择线之间的所述绝缘层中形成接触孔，使得所述第一钝化层暴露在所述选择线之间；　在暴露于所述接触孔的侧壁上的所述第一钝化层上形成第二钝化层；　除去在所述接触孔的底表面的所述第一钝化层；和　在所述接触孔内形成导电材料，其中在所述接触孔中形成接触塞，所述接触塞连接所述选择线之间的所述结。

【技术特征摘要】
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【专利技术属性】
技术研发人员：玄灿顺，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：KR[韩国]