半导体器件和此半导体器件的制作方法技术

本发明专利技术提供一种半导体器件和此半导体器件的制作方法。此半导体器件可以包括在半导体衬底中的埋置的导电层，在所述埋置的导电层上的外延层，以及插塞，所述插塞穿过所述外延层。所述插塞电连接至所述埋置的导电层，并且可以具有围绕所述插塞的绝缘层，以将所述插塞与邻近的有源区隔离。

【技术实现步骤摘要】

本专利技术涉及一种。
技术介绍
金属氧化物半导体场效应晶体管(MOSFET)经常用作电源器件。 MOSFET通常比双极晶体管具有更高的输入阻抗，使得MOSFET能经常以 相对简单的栅极驱动电路实现大功率增益。此外，由于MOSFET是单极器 件，当关闭器件时可以减小由少数载流子(minority carrier)的存储或再接合 所导致的时延。因此，MOSFET被广泛用于许多用途中，包括切换模式供电电源、灯管 的稳定、电机驱动电路等。有时MOSFET可应用于使用平面扩散(planar diffusion)技术的扩散的金属氧化物半导体场效应晶体管(DMOSFET)结构。 最近专利技术了横向扩散的金属氧化物半导体(LDMOS)晶体管，但仍然存在 许多缺陷。
技术实现思路
本专利技术的实施例提供高度集成的。在一个实施例中，半导体器件可以包括埋置的导电层，其位于半导体 衬底内；外延层，位于包括埋置的导电层的半导体衬底上；插塞，其在外延 层中并电连接至埋置的导电层；以及绝缘层。插塞可以由绝缘层大致侧向地 围绕，使得插塞的顶面和底面不会由绝缘层覆盖而是插塞的至少大部分侧面 由绝缘层围绕。在另一个实施例中，半导体器件的制作方法可以包括在半导体衬底上 形成埋置的导电层；在包括埋置的导电层的半导体衬底上形成外延层；在外 延层中形成沟槽；在沟槽的侧壁上形成绝缘层；以及在沟槽中形成插塞并且插塞电连接至埋置的导电层。插塞可以由绝缘层大致侧向地围绕。在一些实施例中，插塞可以由绝缘层完全侧向地围绕，使得插塞的全部侧面由绝缘层围绕，但是插塞的顶面和底面不会由绝缘层覆盖。根据本专利技术实施例，即使在插塞与其他导电区域之间的间隔很小时，绝缘层围绕插塞，以便帮助防止击穿现象(punch through phenomenon)。例如，在插塞与源区和/或漏区之间的间隔可以很小，并且绝缘层可以有助于防止击 穿现象。因此根据实施例的半导体器件可以高度集成并且以更小的宽度制 作。附图说明图1为示出了根据本专利技术实施例的LDMOS晶体管的截面图；以及 图2a至图2d为示出了根据本专利技术实施例的LDMOS晶体管的制作方法 的截面图。具体实施例方式当涉及层、区域、图案或结构时，当此处使用术语"在......上面"或"在......上方"或"在......之上"时，应该理解的是，层、区域、图案或结构可以直接在其他层或结构上，或者也可以表示中间层、中间区域、中间图案或中间 结构。当涉及层、区域、图案或结构时，当此处使用术语"在......下面"或"在......下方"时，应该理解的是，层、区域、图案或结构可以直接在其他层或结构下面，或者也可以表示中间层、区域、图案或结构。图1为示出了根据本专利技术实施例的横向扩散的金属氧化物半导体 (LDMOS)晶体管的截面图。参照图1， LDMOS晶体管可以包括设置在至少部分半导体衬底100上 的埋置的导电层(buried conductive layer) 110。可以在埋置的导电层110和 半导体衬底100上设置外延层200。可以在至少部分外延层200上设置p主 体层(p-body layer) 210，并且绝缘层300可以部分地设置在p主体层210 和外延层200的部分顶面上。可以在p主体层210中设置p阱220，并且可以在p阱220中设置源区 610。在一个实施例中，部分p阱220可以延伸进入外延层200中。可以在p主体层210中设置n阱230，并且可以在n阱230中设置漏区620。可以在衬底100上的p主体层210与n阱230之间的区域上设置栅极绝 缘层(gate insulating layer) 320，并且可以在栅极绝缘层320上设置栅电极 500。可以在外延层200中设置插塞400和绝缘层310。在一个实施例中，插 塞400可以电连接至埋置的导电层110。半导体衬底100可以为现有技术中己知的任意适当的衬底。例如，半导 体衬底100可以包括硅和p型杂质。埋置的导电层110可以设置在半导体衬底100中。在一个实施例中，埋 置的导电层110可以大量掺有n型杂质。外延层200可以设置在埋置的导电层IIO上。在一个实施例中，外延层 200可以掺有p型杂质。隔离层300可以设置在外延层200上并且用于隔离半导体器件。p主体层210可以设置在外延层200上。在一个实施例中，p主体层210 掺有p型杂质的浓度可以高于外延层200掺有n型杂质的浓度。p阱220可以设置在p主体层210中并且可以包括p型杂质。在一个实 施例中，p阱220掺有p型杂质的浓度可以高于p主体层210掺有p型杂质 的浓度。在一个特定实施例中，p阱220可以穿过p主体层210并且部分设 置在外延层200中。n阱230可以设置在p主体层210中并且可以包括n型杂质。在一个实 施例中，n阱230可以与p阱220间隔开地设置，使得n阱230与p阱220 不接触。源区610可以设置在p阱220中。源区610可以大量掺有n型杂质。 在一个实施例中，两个源区610可以设置在p阱220中，并且隔离区700可以设置在两个源区610之间以将两个源区610彼此隔离。隔离区700可以包括高于p阱220的p型杂质浓度的杂质。漏区620可以设置在n阱230中并且可以大量掺有n型杂质。栅电极500可以设置在源区610与漏区620之间。栅电极500可以由现有技术中已知的任意适当的材料形成，例如，金属或多晶硅。栅极绝缘层320可以设置在栅电极500下方并且在p主体层210上方。 栅极绝缘层320可以有助于将栅电极500与p主体层210绝缘。在一个实施例中，插塞400可以穿过外延层200并且与埋置的导电层110 接触。插塞可以由现有技术已知的任意适当的材料形成。例如，插塞400可 以包括多晶硅，并且多晶硅可以掺有n型杂质。此外，或可选地，插塞400 可以包括金属。在一些实施例中，插塞400可以通过金属互连结构(metal interconnection)(没有示出)接地。在一个实施例中，插塞400可以具有柱 状形状。绝缘层310可以设置在插塞400周围。gp，插塞400可以由绝缘层310 大致侧向围绕，使得插塞400的顶面和底面不会由绝缘层310覆盖而是至少 插塞400的大部分侧面由绝缘层310围绕。在一个实施例中，插塞400的近 似全部侧面由绝缘层310围绕，但插塞400的顶面和底面不会由绝缘层310 覆盖。在另一个实施例中，插塞400由绝缘层310完全侧向地围绕，由此绝 缘层310围绕插塞400的全部侧面，但插塞400的顶面和底面不会由绝缘层 310覆盖。在插塞400具有柱状形状的实施例中，绝缘层310可以将插塞400与外 延层200隔离。绝缘层310可以由现有技术已知的任意适当的材料形成，例 如，比如为二氧化硅的氧化层。在本专利技术的实施例中，即使在插塞400与漏区620之间的空间很小，由 于插塞400可以由绝缘层310围绕，可以防止在插塞400与漏区620之间的 击穿现象。因此，根据实施例，在插塞400与漏区620之间可以形成横向的间隔， 并且可以减小LDMOS晶体管的水平宽度。图2a至图2d为示出了根据本专利技术实施例的LDMOS晶体管的制作方法 的截面图。参照图2a，埋置的导电层IIO可以形本文档来自技高网...

【技术保护点】
一种半导体器件，包括：　埋置的导电层，其位于半导体衬底内；　外延层，其位于所述埋置的导电层上；以及　插塞，其在所述外延层中并电连接至所述埋置的导电层；　其中所述插塞由绝缘层大致侧向地围绕。

【技术特征摘要】
...

【专利技术属性】
技术研发人员：李相容，
申请(专利权)人：东部高科股份有限公司，
类型：发明
国别省市：KR[韩国]