半导体封装结构及其制造方法技术

本发明专利技术提供一种半导体封装结构，其包括一第一介电层、一整合芯片、一第二功率芯片、一第一图案化导电层、一第二图案化导电层、一第一导电黏着部、一第二导电黏着部、多个第一导电连接组件、多个第二导电连接组件，并于下方包括一增层线路结构，其中整合芯片包括一控制芯片及一第一功率芯片。本发明专利技术采用将控制芯片及第一功率芯片整合为单一芯片的设置方式，以进一步缩小半导体封装结构的体积。此外，本发明专利技术还提供一种半导体封装结构的制造方法。还提供一种半导体封装结构的制造方法。还提供一种半导体封装结构的制造方法。

【技术实现步骤摘要】
半导体封装结构及其制造方法


[0001]本专利技术关于一种半导体封装结构及其制造方法，特别关于一种功率组件及驱动组件的封装结构及其制造方法。

技术介绍

[0002]随着信息与车用电子的需求大幅增长，四方平面无引脚封装（Quad Flat No
‑
Lead；QFN）封装结构因为具备较佳的散热效果以及较低的阻抗值及电磁干扰，目前已成为重要的半导体封装技术。
[0003]而在QFN封装结构中，铜片桥接（cooper clip）技术是适应大功率需求而产生的技术。铜片设计成具有高低落差的拱桥形状，利用点锡膏工艺（solder dispenser）将铜片与芯片接合，其具有较小的阻抗以承载大电流，并且可承受热应力产生的变形，因而适用于例如晶体管等高功率组件。
[0004]以下请参照图1A至图1D，以简单说明现有的封装结构中利用铜片桥接技术接合晶体管的部分。
[0005]如图1A所示，于一导线架（lead frame）101上配合网版印刷形成一锡膏层102。接着，如图1B，将一晶体管芯片103置放于锡膏层102上。而后，如图1C，于晶体管芯片103上形成焊锡104。最后，如图1D，将一桥接铜片105置放于对应的锡膏层102以及焊锡104上，并经过380摄氏度的高温回焊工艺后而使导线架101、晶体管芯片103及桥接铜片105相互接合。
[0006]上述的工艺及成品至少具有下列技术问题：（1）封装结构使用了导线架以及桥接铜片，因此封装的高度（厚度）无法降低，而限制了其应用领域。
[0007]（2）焊锡或锡膏中皆含有相当高比例的铅，而铅金属会造成环境污染且对人体健康有着相当程度的影响。
[0008]（3）在380摄氏度的高温回焊工艺固定所有组件之前可能发生各个组件位移，导致精度下降。
[0009]承上，解决现有技术存在的上述技术问题，提供一种能够整合高功率组件及驱动组件的半导体封装结构及其制造方法，实属当前重要课题之一。

技术实现思路

[0010]有鉴于上述，本专利技术的一目的是提供一种半导体封装结构及其制造方法，其能够进一步缩小包括高功率组件及驱动组件的半导体封装结构的体积，同时可以增加电性效能。本专利技术的另一目的是提供一种半导体封装结构及其制造方法，其能够不使用含铅的工艺而可符合环保法令的需求。
[0011]为达上述目的，本专利技术提供一种半导体封装结构，其包括一第一介电层、一第一图案化导电层、一整合芯片、一第二功率芯片、一第二图案化导电层、一第一导电黏着部、一第二导电黏着部、多个第一导电连接组件、多个第二导电连接组件以及一增层线路结构，其中
整合芯片包括一控制芯片及一第一功率芯片。
[0012]第一介电层具有相对设置的一第一表面及一第二表面。第一图案化导电层设置于第一介电层的该第二表面。整合芯片嵌设于第一介电层中，其包括控制芯片及第一功率芯片。其中，控制芯片具有一主动面及一背面，背面朝向第一介电层的第二表面。另一方面，第一功率芯片具有设置有一第一电极布局的一第一正面，并且具有设置有一第二电极布局的一第一背面，且第一功率芯片以第二电极布局通过第一导电黏着部而电性连接及黏着于第一图案化导电层。
[0013]第二功率芯片嵌设于该第一介电层中，具有设置有一第三电极布局的一第二正面，并且具有设置有一第四电极布局的一第二背面，且第二功率芯片以第四电极布局通过第二导电黏着部而电性连接及黏着于第一图案化导电层。
[0014]第二图案化导电层设置于第一介电层的第一表面，通过这些第一导电连接组件分别与第一功率芯片的第一电极布局及第二功率芯片的第三电极布局电性连接。
[0015]这些第二导电连接组件电性连接于第一图案化导电层与第二图案化导电层之间。
[0016]增层线路结构设置于第一介电层的第一表面，并且与第二图案化导电层电性连接。
[0017]依据本专利技术的一实施例，其中第一功率芯片为一高端场效晶体管芯片（High
‑
Side MOSFET），第二功率芯片为一低端场效晶体管芯片（Low
‑
Side MOSFET）。
[0018]依据本专利技术的一实施例，其中第一功率芯片的第一电极布局相同于第二功率芯片的第三电极布局而分别包括一闸极（gate）及一源极（source），并且第一功率芯片的第二电极布局相同于第二功率芯片的第四电极布局而分别包括一汲极（drain）。
[0019]依据本专利技术的一实施例，其中第一功率芯片的源极通过该第一导电连接组件的其中一个、该第二图案化导电层、该第二导电连接组件的其中一个、该第一图案化导电层及该第一导电黏着部而与第二功率芯片的汲极电性连接。
[0020]依据本专利技术的一实施例，其中控制芯片为一驱动芯片并且主动面设置至少一连接垫，第二图案化导电层通过该第一导电连接组件的其中一个而与连接垫电性连接。
[0021]依据本专利技术的一实施例，其中第一功率芯片的第一电极布局相同于第二功率芯片的第四电极布局而分别包含一闸极及一源极，并且第一功率芯片的第二电极布局相同于第二功率芯片的第三电极布局而分别包含一汲极。
[0022]依据本专利技术的一实施例，其中第一功率芯片的源极通过该第一导电连接组件的其中两个以及第二图案化导电层，而与第二功率芯片的汲极电性连接。
[0023]依据本专利技术的一实施例，半导体封装结构还包含一第一保护层，其设置于第一介电层的第二表面，并且覆盖第一图案化导电层。
[0024]依据本专利技术的一实施例，增层线路结构至少包括一第二介电层、多个第三导电连接组件及一第三图案化导电层。第二介电层具有相对设置的一第三表面及一第四表面，并且以第四表面与第一介电层的第一表面连接。第三图案化导电层，设置于第二介电层的第三表面，通过多个第三导电连接组件而与第二图案化导电层电性连接。
[0025]依据本专利技术的一实施例，半导体封装结构还包括一第二保护层，设置于第二介电层的第三表面，并且覆盖第三图案化导电层。
[0026]另外，为达上述目的，本专利技术提供一种半导体封装结构的制造方法，其包括下列步
骤：提供一附加电路板；形成一第一图案化导电层于附加电路板；通过一第一导电黏着部将一整合芯片设置于第一图案化导电层，其中整合芯片包括一控制芯片及一第一功率芯片，且该第一功率芯片为一高端场效晶体管芯片（High
‑
Side MOSFET）；通过一第二导电黏着部将一第二功率芯片设置于第一图案化导电层，其中该第二功率芯片为一低端场效晶体管芯片（Low
‑
Side MOSFET）；形成多个第二导电连接组件于第一图案化导电层；形成具有相对的一第一表面与一第二表面的一第一介电层，以包覆第一图案化导电层、第一导电黏着部、第二导电黏着部、整合芯片、第二功率芯片及该第二导电连接组件，其中第一介电层的一第二表面暂接于附加电路板；形成多个第一导电连接组件以与控制芯片的一主动面、第一功率芯片的一第一电极布局及第二功率芯片的一第三电极布局电性连接；本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体封装结构，其特征在于，包括：一第一介电层，具有相对设置的一第一表面及一第二表面；一第一图案化导电层，设置于该第一介电层的该第二表面；一整合芯片，嵌设于该第一介电层中，包括：一控制芯片，具有一主动面及一背面，该背面朝向该第一介电层的该第二表面；以及一第一功率芯片，为一高端场效晶体管芯片，且具有设置有一第一电极布局的一第一正面，并且具有设置有一第二电极布局的一第一背面，且该第一功率芯片以该第二电极布局通过一第一导电黏着部电性连接及黏着于该第一图案化导电层；一第二功率芯片，为嵌设于该第一介电层中的一低端场效晶体管芯片，且具有设置有一第三电极布局的一第二正面，并且具有设置有一第四电极布局的一第二背面，且该第二功率芯片以该第四电极布局通过一第二导电黏着部电性连接及黏着于该第一图案化导电层；一第二图案化导电层，设置于该第一介电层的该第一表面，通过多个第一导电连接组件分别与该第一功率芯片的该第一电极布局及该第二功率芯片的该第三电极布局电性连接；多个第二导电连接组件，电性连接于该第一图案化导电层与该第二图案化导电层之间；以及一增层线路结构，设置于该第一介电层的该第一表面，并且与该第二图案化导电层电性连接。2.如权利要求1所述的半导体封装结构，其特征在于，该第一功率芯片的该第一电极布局相同于该第二功率芯片的该第三电极布局而分别包括一闸极及一源极，并且该第一功率芯片的该第二电极布局相同于该第二功率芯片的该第四电极布局而分别包括一汲极。3.如权利要求2所述的半导体封装结构，其特征在于，该第一功率芯片的该源极通过该第一导电连接组件的其中一个、该第二图案化导电层、该第二导电连接组件的其中一个、该第一图案化导电层及该第一导电黏着部而与该第二功率芯片的该汲极电性连接。4.如权利要求1所述的半导体封装结构，其特征在于，该第一功率芯片的该第一电极布局相同于该第二功率芯片的该第四电极布局而分别包括一闸极及一源极，并且该第一功率芯片的该第二电极布局相同于该第二功率芯片的该第三电极布局而分别包括一汲极。5.如权利要求4所述的半导体封装结构，其特征在于，该第一功率芯片的该源极通过该第一导电连接组件的其中两个以及该第二图案化导电层，而与该第二功率芯片的该汲极电性连接。6.如权利要求1所述的半导体封装结构，其特征在于，该控制芯片为一驱动芯片并且该主动面设置至少一连接垫，该第二图案化导电层通过该第一导电连接组件的其中一个而与该连接垫电性连接。7.如权利要求1所述的半导体封装结构，其特征在于，该增层线路结构至少包括：一第二介电层，具有相对设置的一第三表面及一第四表面，且以该第四表面与该第一介电层的该第一表面连接；以及一第三图案化导电层，设置于该第二介电层的该第三表面，通过多个第三导电连接组件而与该第二图案化导电层电性连接。
8.一种半导体封装结构的制造方法，其特征在于，包括：提供一附加电路板；形成一第一图案化导电层于该附加电路板；通过一第一导电黏着部将一整合芯片设置于该第一图案化导电层，其中该整合芯片包括一控制芯片及一第一功率芯片，且该第一功率芯片为一高端场效晶体管芯片；通过一第二导电黏着部将一第二功率芯片设置于该第一图案化导电层...

【专利技术属性】
技术研发人员：许哲玮，
申请(专利权)人：恒劲科技股份有限公司，
类型：发明
国别省市：