像素阵列基板制造技术

一种像素阵列基板包括多个像素结构、多条数据线、多条栅极线及多个第一共用电极。多条数据线沿第一方向排列，且电性连接至多个像素结构。多条栅极线沿第二方向排列，且电性连接至多个像素结构。每一第一共用电极包括沿第一方向排列的多个线段，且多个线段的相邻两者于结构上分离以定义一间隙。在像素阵列基板的俯视图中，对应的一数据线穿越间隙。对应的一数据线穿越间隙。对应的一数据线穿越间隙。

【技术实现步骤摘要】
像素阵列基板


[0001]本专利技术涉及一种像素阵列基板。

技术介绍

[0002]一般而言，显示面板的信号线发生断线的情况，会对显示面板进行修补，以提升良率。具体而言，可熔接断开的信号线与修补线及/或切割修补线，以利用修补线电性连接断开的信号线的两个部分。
[0003]显示面板的修补线可分为设置于周边区的外部修补线及设置于显示区的内部修补线。外部修补线的长度长，本身的负载大。利用外部修补线修补信号线时，与被修补的信号线电性连接的多个像素结构易使显示画面出现异常(例如：亮线/或暗线)。因此，外部修补线并不适合应用在大面积及/或高分辨率的显示面板中。目前大面积及/或是高分辨率的显示面板的修补技术主流是使用内部修补线。然而，内部修补线设置于显示区，内部修补线与信号线之间的距离近，寄生电容大，造成信号线的负载增加，进而降低像素结构的充电效率，不利于显示品质。

技术实现思路

[0004]本专利技术提供一种像素阵列基板，性能佳。
[0005]本专利技术的像素阵列基板包括多个像素结构、多条数据线、多条栅极线以及多个第一共用电极。每一像素结构包括薄膜晶体管及电性连接至薄膜晶体管的像素电极。多条数据线沿第一方向排列，且电性连接至多个像素结构的多个薄膜晶体管。多条栅极线沿第二方向排列，且电性连接至多个像素结构的多个薄膜晶体管，其中第一方向与第二方向交错。每一第一共用电极包括沿第一方向排列的多个线段，且多个线段的相邻两者于结构上分离以定义一间隙。在像素阵列基板的俯视图中，对应的一数据线穿越所述间隙。
>附图说明
[0006]图1为本专利技术一实施例的像素阵列基板10的俯视示意图。
[0007]图2为本专利技术一实施例的像素阵列基板10的一区域R的俯视示意图。
[0008]图3为本专利技术一实施例的像素阵列基板10的局部r的放大示意图。
[0009]图4为本专利技术一实施例的像素阵列基板10的剖面示意图。
[0010]图5为本专利技术一实施例的像素阵列基板10
’
的俯视示意图。
[0011]附图标记说明：
[0012]10、10
’
：像素阵列基板
[0013]110：基底
[0014]120：第一金属层
[0015]122：第一共用电极
[0016]122a、122b、122b
‑
1、122b
‑
2：线段
[0017]122g：间隙
[0018]124：第二共用电极
[0019]130：栅绝缘层
[0020]140：第二金属层
[0021]142：连接图案
[0022]144：第三共用电极
[0023]144a、144b、144c、144d：一处
[0024]144m：主要部
[0025]150：第一钝化层
[0026]160：彩色滤光图案
[0027]170：第二钝化层
[0028]180：第一透明导电层
[0029]182：透明屏蔽图案
[0030]182a：开口
[0031]182a
‑
1、182a
‑
2：凹陷部
[0032]190：平坦层
[0033]130a、192：接触窗
[0034]200：第二透明导电层
[0035]202：像素电极
[0036]Cspx：像素行
[0037]C1：第一断开处
[0038]C2：第二断开处
[0039]C3：第三断开处
[0040]C4：第四断开处
[0041]C5：第五断开处
[0042]C6：第六断开处
[0043]C7：第七断开处
[0044]C8：第八断开处
[0045]DL：数据线
[0046]DLo：断开处
[0047]DL
‑
1：第一部分
[0048]DL
‑
2：第二部分
[0049]DM1：第一菱格纹
[0050]DM2：第二菱格纹
[0051]GL：栅极线
[0052]gl：转接线
[0053]gla：主要部
[0054]glo：断开处
[0055]gl
‑
1：第一部分
[0056]gl
‑
2：第二部分
[0057]R：区域
[0058]r：局部
[0059]Rspx：像素列
[0060]S
DL
：数据信号
[0061]S
gl
：栅极驱动信号
[0062]SPX：像素结构
[0063]T：薄膜晶体管
[0064]Ta：源极
[0065]Tb：漏极
[0066]Tc：栅极
[0067]Td：半导体图案
[0068]W1：第一熔接处
[0069]W2：第二熔接处
[0070]W3：第三熔接处
[0071]W4：第四熔接处
[0072]W5：第五熔接处
[0073]W6：第六熔接处
[0074]W7：第七熔接处
[0075]W8：第八熔接处
[0076]X1：第一交错处
[0077]X2：第二交错处
[0078]X3：第三交错处
[0079]X4：第四交错处
[0080]x：第一方向
[0081]y：第二方向
[0082]I
‑
I
’
：剖线
具体实施方式
[0083]现将详细地参考本专利技术的示范性实施例，示范性实施例的实例说明于附图中。只要有可能，相同元件符号在附图和描述中用来表示相同或相似部分。
[0084]应当理解，当诸如层、膜、区域或基板的元件被称为在另一元件“上”或“连接到”另一元件时，其可以直接在另一元件上或与另一元件连接，或者中间元件可以也存在。相反，当元件被称为“直接在另一元件上”或“直接连接到”另一元件时，不存在中间元件。如本文所使用的，“连接”可以指物理及/或电性连接。再者，“电性连接”或“耦合”可以是二元件间存在其它元件。
[0085]本文使用的“约”、“近似”、或“实质上”包括所述值和在本领域普通技术人员确定的特定值的可接受的偏差范围内的平均值，考虑到所讨论的测量和与测量相关的误差的特定数量(即，测量系统的限制)。例如，“约”可以表示在所述值的一个或多个标准偏差内，或
±
30％、
±
20％、
±
10％、
±
5％内。再者，本文使用的“约”、“近似”或“实质上”可依光学性质、蚀刻性质或其它性质，来选择较可接受的偏差范围或标准偏差，而可不用一个标准偏差适用全部性质。
[0086]除非另有定义，本文使用的所有术语(包括技术和科学术语)本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种像素阵列基板，包括：多个像素结构，其中每一像素结构包括一薄膜晶体管及电性连接至该薄膜晶体管的一像素电极；多条数据线，沿一第一方向排列，且电性连接至该些像素结构的多个薄膜晶体管；多条栅极线，沿一第二方向排列，且电性连接至该些像素结构的该些薄膜晶体管，其中该第一方向与该第二方向交错；以及多个第一共用电极，其中每一第一共用电极包括沿该第一方向排列的多个线段；该些线段的相邻两者于结构上分离，以定义一间隙；在该像素阵列基板的俯视图中，对应的一数据线穿越该间隙。2.如权利要求1所述的像素阵列基板，还包括：多个第二共用电极，其中该些像素结构排成多个像素列，每一像素列的多个像素结构沿该第一方向排列，每一第二共用电极与对应的一像素列的该些像素结构的多个像素电极部分地重叠；在该像素阵列基板的俯视图中，每一该第一共用电极设置于对应的一栅极线与对应及一第二共用电极之间。3.如权利要求1所述的像素阵列基板，其中每一该像素结构还包括一连接图案，电性连接该薄膜晶体管及该像素电极；每一该第一共用电极的该些线段包括：多个第一线段及多个第二线段，每一第一线段与至少一数据线交错设置，每一第二线段与对应的一像素结构的该连接图案交错且未与该些数据线重叠。4.如权利要求3所述的像素阵列基板，其中该些第一共用电极的该些第一线段及该些第二线段在该第一方向及该第二方向上交替排列。5.如权利要求1所述的像素阵列基板，还包括：多条转接线，沿该第一方向排列，且电性连接至该些栅极线；以及一透明屏蔽图案，设置于该些转接线所属的至少一膜层与该些像素结构的多个像素电极所属的一膜层之间；其中，在该像素阵列基板的俯视图中，一第一共用电极的一线段与另一数据线具有一第一交错处，且该第一交错处重叠于该透明屏蔽图案的一开口。6.如权利要求5所述的像素阵列基板，还包括：多个第三共用电极，沿该第一方向排列，其中该些像素结构排成多个像素行，每一像素行的多个像素结构沿该第二方向排列；在该像素阵列基板的俯视图中，每一第三共用电极设置于该些像素行的相邻两者之间；该第一共用电极的该线段与一第三共用电极具有一第二交错处，且该第二交错处重叠于该透明屏蔽图案的该开口。7.如权利要求1所述的像素阵列基板，还包括：多条转接线，沿该第一方向排列，且电性连接至该些栅极线；以及一透明屏蔽图案，设置于该些转接线所属的至少一膜层与该些像素结构的多个像素电极所属的一膜层之间；其中，一第一共用电极的一线段与另一数据线具有一第一熔接处；在该像素阵列基板的俯视图中，该第一熔接处重叠于该透明屏蔽图案的一开口。
8.如权利要...

【专利技术属性】
技术研发人员：李珉泽，郑圣谚，陈品妏，锺岳宏，徐雅玲，廖烝贤，
申请(专利权)人：友达光电股份有限公司，
类型：发明
国别省市：