堆叠的裸芯封装体的装置、系统和方法制造方法及图纸

一种封装体，包含第一芯片堆叠体。第一芯片堆叠体包含含有第一接合结构的第一芯片、含有第二接合结构的第二芯片，第二接合结构面向第一接合结构且接合到第一接合结构，以及第二芯片上的第一电接触体。第一电接触体的至少一部分在平面图中不与第一芯片重叠。部分在平面图中不与第一芯片重叠。部分在平面图中不与第一芯片重叠。

【技术实现步骤摘要】
堆叠的裸芯封装体的装置、系统和方法


[0001]本公开总体上涉及堆叠的裸芯封装体的装置、系统和方法。

技术介绍

[0002]许多现代电子装置采用封装体，其包含堆叠的衬底或裸芯，电路元件安装在之上和/或形成在衬底中并电连接到堆叠体中的其他电路元件。相关技术电子封装体的灵活性、厚度和占地大小(footprint)受各种考虑限制，包含接合技术、布线要求，和/或制造/运输过程。

技术实现思路

[0003]至少一个示例性实施例涉及一种封装体，其包含第一芯片堆叠体，第一芯片堆叠体包含含有第一接合结构的第一芯片、含有第二接合结构的第二芯片，第二结合结构面向第一接合结构且接合到第一接合结构，以及第二芯片上的第一电接触体。第一电接触体的至少一部分在平面图中不与第一芯片重叠。
[0004]至少一个示例性实施例涉及一种方法，包括在包含多个第一芯片的第一晶片中形成多个凹槽，将第一晶片接合到包含多个第二芯片的第二晶片以形成接合的结构，减薄接合的结构中的第一晶片以移除多个凹槽，以及裁切减薄的接合的结构以形成多个第一芯片堆叠体。每个第一芯片堆叠体包含第一多个芯片中的一个和第二多个芯片中的一个。
[0005]至少一个示例性实施例涉及一种封装体，包含第一芯片堆叠体，第一芯片堆叠体包含含有第一接合结构的第一芯片、含有第二接合结构的第二芯片，第二接合结构面向第一接合结构且接合到第一接合结构，以及第二芯片上的第一电接触体。第一电接触体在平面图中不与第一芯片重叠。封装体包含粘附到第一芯片堆叠体的第二芯片堆叠体。第二芯片堆叠体包含含有第三接合结构的第三芯片、含有第四接合结构的第四芯片，第四接合结构面向第三接合结构且接合到第三接合结构，以及第四芯片上的第二电接触体。第二电接触体在平面图中不与第三芯片重叠。封装体还包含支撑衬底，其支撑第一芯片堆叠体和第二芯片堆叠体。
附图说明
[0006]图1示出了根据至少一个示例性实施例的封装体的框图。
[0007]图2示出了根据至少一个示例性实施例的一组晶片。
[0008]图3A示出了根据至少一个示例性实施例的芯片堆叠体的截面图。
[0009]图3B示出了根据至少一个示例性实施例的图3A中的芯片堆叠体的平面图。
[0010]图4A示出了根据至少一个示例性实施例的芯片堆叠体的截面图。
[0011]图4B示出了根据至少一个示例性实施例的图4A中的芯片堆叠体的平面图。
[0012]图5A示出了根据至少一个示例性实施例的芯片堆叠体的截面图。
[0013]图5B示出了根据至少一个示例性实施例的图5A中的芯片堆叠体的平面图。
[0014]图6A示出了根据至少一个示例性实施例的芯片堆叠体的截面图。
[0015]图6B示出了根据至少一个示例性实施例的图6A中的芯片堆叠体的平面图。
[0016]图7A示出了根据至少一个示例性实施例的芯片堆叠体的截面图。
[0017]图7B示出了根据至少一个示例性实施例的图7A中的芯片堆叠体的平面图。
[0018]图8A示出了根据至少一个示例性实施例的芯片堆叠体的截面图。
[0019]图8B示出了根据至少一个示例性实施例的图8A中的芯片堆叠体的平面图。
[0020]图9图示了根据至少一个示例性实施例的制造芯片堆叠体和封装体的方法。
具体实施方式
[0021]相关技术电子/半导体封装体的灵活性、厚度和占地大小受各种考虑的限制，包含接合技术、布线要求、制造工艺，和/或操纵过程。例如，在堆叠裸芯引线键合中，由于操纵和裸芯贴附工艺，裸芯减薄被限制为最小20～30um厚度。此外，采用交错放置来为引线键合留下空间，这限制了堆叠结构的灵活性。在穿硅通孔(TSV)堆叠中，穿硅通孔工艺是昂贵的，并且裸芯厚度也受裸芯到晶片接合或晶片到晶片接合的限制。在扇出堆叠封装体中，采用双面扇出和重分布层(RDL)布线，其产生较长的信号路径且当输入/输出(I/O)端子数目大时产生较大的面积。
[0022]创造性概念通过以减薄且用引线键合堆叠的面对面晶片到晶片(原始或重构的)接合而实现加倍密度，从而解决相关技术的这些和其他缺陷。根据示例性实施例的面对面接合将裸芯厚度减小到约～10um(从20um至30um减小)，并且接合的晶片/裸芯(例如两个裸芯)可以具有与普通堆叠体中的单个裸芯相似的厚度。此外，创造性概念避免了与TSV堆叠体相关联的成本，即使对于较大数目的I/O互连。即，具有晶片/裸芯到晶片/裸芯接合的创造性概念可以容纳大数目的I/O连接，这对于一些应用可能是有用的，例如，接合到处理器芯片的存储器芯片。
[0023]本说明书通篇，应理解，除非需要具体指代一组元件，否则可以使用一般指代。例如，对于一组单独的元件xxa、xxb、xxc、xxd，该组元件可以总体上称为“xx”。
[0024]还应理解，以下图2-8示出了实质上精确的图示元件的相对位置关系，并且可以依赖于作为这种位置关系的支持。例如，附图关于示出重叠元件的位置总体上精确。
[0025]图1示出了根据至少一个示例性实施例的封装体100的框图。封装体100包含第一芯片堆叠体104和第二芯片堆叠体108(每个芯片堆叠体在本文中还称为堆叠体)，以及支撑衬底112，其支撑第一和第二芯片堆叠体104/108。如图所示，第二芯片堆叠体108堆叠在第一芯片堆叠体104上。例如，第二芯片堆叠体108可以用粘合剂或其他适当接合材料粘附到第一芯片堆叠体104。同样，第一芯片堆叠体104可以用粘合剂或其他适当接合材料粘附到支撑衬底112。在至少一个示例性实施例中，使用倒装芯片连接以将一个或多个芯片彼此粘附和/或将芯片堆叠体104粘附到支撑衬底112(如果，例如，不需要芯片116和120之间的面对面接合)。第一芯片堆叠体104包含芯片116和120，并且第二芯片堆叠体108包含芯片124和128。然而，每个芯片堆叠体104和108可以包含更多或更少芯片，这取决于设计偏好。每个芯片堆叠体104和108中的每个芯片可以具有相同或不同的厚度，并且每个芯片堆叠体104和108可以具有相同或不同的总厚度，这取决于设计偏好。
[0026]支撑衬底112可以包含任意已知支撑结构，以支撑芯片和/或其他电路元件，例如，
印刷电路板(PCB)。支撑衬底112可以整体或部分是柔性的，或者整体或部分为硬性的。
[0027]在至少一个示例性实施例中，芯片116是连接到芯片120的倒装芯片(或反之亦然)和/或芯片124是连接到芯片128的倒装芯片(或反之亦然)。
[0028]芯片堆叠体104/108中的每个芯片(或裸芯)116、120、124、128可以包含诸如硅的半导体衬底，具有安装在之上和/或形成在之中的电子部件。例如，在封装体100是存储器装置的情况下，芯片堆叠体中的一个芯片可以包含电子存储器，而芯片堆叠体中的其他芯片可以包含处理/控制电路以控制电子存储器。电子存储器可以是计算机可读介质，包含可由处理器执行的指令。存储器可以包含任意本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种封装体，包括：第一芯片堆叠体，包含：第一芯片，包含第一接合结构；第二芯片，包含第二接合结构，所述第二接合结构面向所述第一接合结构且接合到所述第一接合结构；以及第一电接触体，在所述第二芯片上，其中所述第一电接触体的至少一部分在平面图中不与所述第一芯片重叠。2.如权利要求1所述的封装体，其中所述第一电接触体位于所述第二芯片的第一侧。3.如权利要求2所述的封装体，还包括：第二电接触体，在所述第二芯片上且位于所述第二芯片的第二侧，所述第二芯片的第二侧与所述第二芯片的第一侧相对。4.如权利要求3所述的封装体，其中所述第二电接触体的至少一部分在所述平面图中不与所述第一芯片重叠。5.如权利要求1所述的封装体，其中，在截面图中，所述第一芯片的宽度小于所述第二芯片的宽度。6.如权利要求1所述的封装体，还包括：第二芯片堆叠体，粘附到所述第一芯片堆叠体且包含：第三芯片，包含第三接合结构；第四芯片，包含第四接合结构，所述第四接合结构面向所述第三接合结构且接合到所述第三接合结构；以及第二电接触体，在所述第四芯片上，其中所述第二电接触体的至少一部分在所述平面图中不与所述第三芯片重叠；以及支撑衬底，支撑所述第一芯片堆叠体和所述第二芯片堆叠体。7.如权利要求6所述的封装体，其中，在截面图中，所述第一芯片的宽度小于所述第二芯片的宽度，并且所述第三芯片的宽度小于所述第四芯片的宽度，并且其中所述第一电接触体和所述第二电接触体在所述平面图中彼此重叠。8.如权利要求6所述的封装体，其中所述第一芯片堆叠体和所述第二芯片堆叠体彼此对准。9.如权利要求8所述的封装体，其中所述第二电接触体的所述部分在所述平面图中不与所述第一芯片重叠。10.如权利要求6所述的封装体，其中所述第一芯片堆叠体和所述第二芯片堆叠体彼此偏移。11.如权利要求6所述的封装体，还包括：第一键合引线，电连接到所述第一电接触体；以及第二键合引线，电连接到所述第二电接...

【专利技术属性】
技术研发人员：杨程，D上官，
申请(专利权)人：弗莱克斯有限公司，
类型：发明
国别省市：