本发明专利技术的目的在于提供一种半导体装置。以往，在超结结构的半导体装置中，元件区域端部的耗尽层的曲率较大，所以确保较宽的终端区域，并通过在终端区域反复设置ｐ型半导体层和ｎ型半导体层等，使耗尽层向衬底水平方向扩展，从而防止耗尽层端部的内部电场集中。但存在终端区域的宽度大、芯片尺寸增大的问题。本发明专利技术在具有超结结构的半导体区域的端部设置包围元件区域的绝缘区域。由于元件区域的耗尽层在绝缘区域终止，所以元件区域的端部不是曲面形状。即，在耗尽层中不存在内部电场集中的曲面，所以不需要设置终端区域来促进耗尽层向水平方向扩展的措施。由于不需要终端区域，所以可实现芯片尺寸的小型化。或者，能够扩大元件区域的面积。
【技术实现步骤摘要】
本专利技术涉及一种半导体装置，特别是涉及降低了具有超结结构的半导 体元件的周边部面积的半导体装置。
技术介绍
作为能实现高耐压和低接通电阻的硅半导体晶片，例如已知有下述晶片结构呈柱状设置p型半导体层和n型半导体层，并且垂直于晶片表面 而形成多个 pn结。这些晶片结构，通过将p型半导体区域和n型半导体区域的杂质浓度 以及宽度选择为希望的值，在施加反向电压时能够利用pn结实现高耐压。 下面将这种结构称作超结(superjunction)结构并进行说明。在以往具有超结结构的半导体装置的情况下，不仅在元件区域中，在 其外周的终端区域中也交替地配置p型半导体层以及n型半导体层，由此 来确保耐压(例如参照专利文献1和专利文献2 )。参照图6，作为以往的半导体装置的一例，以具有超结结构的MOSFET 为例进行说明。图6是MOSFET的周边部附近的剖视图。该MOSFET具有在n+型村 底101上交替配置有p型半导体层102和n型半导体层105的超结结构， 在超结结构的表面上设置有MOSFET的元件区域E。元件区域E在柱状p型半导体层102和n型半导体层105的表面上设 置有p型基极层103，经由栅极绝缘膜108设置有贯通p型基极层103的深 度的栅极电极109。在p型基极层103的表面上，设置有n型源极扩散层 104，在p型基极层103和n型源极扩散层104上设置有源极电极107。而 且，在p型基极层103和源极电极107之间，设置有p型接触层110。在图6中，若将形成MOSFET的区域，更具体而言例如是到p型基极 层103的端部为止的区域作为元件区域E,将其外周的、到n+型衬底101 (芯片)的端部为止的区域作为终端区域T，则p型半导体层102和n型半导体层105为了提高耐压而一直配置到终端区域T。另外，在终端区域T的n型半导体层105、 p型半导体层102上，经由 绝缘膜113设置有磁场隔板(7 < —/k K7。k一卜)电极114。磁场隔板电 极114与源极电极107或者栅极电极109连接，与设置在p型基极层103 端部的p型RESURF层(Uf" — 7層)115—并起到提高耐压的作用。 专利文献l:日本特开2006-313892号公报(第9页、图l) 专利文献2:日本特开2003 - 101022号公报(第9页、图15) 一般而言，在形成于n型杂质的半导体区域和p型杂质的半导体区域 之间的接合面的耗尽层中，形成有从n型朝向p型的内部电场。即，在耗 尽层端部形成为具有一定曲率的曲面形状时，耗尽层的内部电场集中到该 曲面。曲面的曲率越大，则内部电场的集中越强，所以需要将耗尽层向衬 底的水平方向扩展来緩和耗尽层端部的曲率。为了实现由p型半导体层和n型半导体层形成的超结结构，需要充分 提高p型半导体层以及n型半导体层的杂质浓度。因此，形成在元件区域E 端部的耗尽层的曲率将变得非常大，所以需要形成如下结构，即在元件区 域的端部或者元件区域外周的终端区域，可緩和耗尽层的曲率并能够确保 足够耐压的结构。例如，在图6中，利用p型RESURF层115或磁场隔板电极114等， 将耗尽层向衬底的水平方向(平行于村底表面的方向)扩展而緩和内部电 场的集中，并且，在终端区域T中也设置p型半导体区域102以及n型半 导体区域105， /人而确保耐压。在图6的情况下，终端区域T的p型半导体区域102以及n型半导体 区域105受到施加在元件区域的电压的影响，所以在靠近元件区域E的区 域中，耗尽层充分扩展，越朝向端部，其扩展越小。因此，形成越朝向端部则耗尽层的扩展越弱的结构，与利用保护环 (RESURF层)等向衬底水平方向扩展耗尽层而緩和曲率的情况同样地能 够緩和耗尽层端部的电场集中。即，不限于MOSFET,在具有超结结构的半导体装置中， 一般都通过 在终端区域设置p型半导体区域和n型半导体区域来确保耐压，该区域越 大，则从确保耐压的角度来看越理想。但是，由于在终端区域配置多个p型半导体层和n型半导体层，即使元件区域E的面积相等，也导致芯片尺寸变大。例如，与非超结结构的 MOSFET即在n型半导体层上形成元件区域的MOSFET相比较，即便元件 区域的面积以及MOSFET的特性相同，超结结构的MOSFET的芯片尺寸也 更大， 一片晶片上的芯片容纳率也更小。超结结构的晶片由于制造工序也复杂，所以成本往往容易增高，除此 之外，单位晶片内的芯片容纳率也较低，因此存在进一步增加成本的问题。或者，如果抑制芯片尺寸的增大，则元件区域的面积减小，在MOSFET 的情况下存在接通电阻增加的问题。
技术实现思路
本专利技术是鉴于上述课题做出的，通过提供一种半导体装置来解决上述 课题，该半导体装置具备 一导电型半导体衬底；半导体区域，其设置在 该一导电型半导体衬底上，彼此相互抵接地交替配置一导电型半导体层和 逆导电型半导体层，在垂直于所述一导电型半导体衬底的方向上形成多个 pn结；元件区域，其设置在该半导体区域的表面；以及绝缘区域，其包围 所述元件区域的外周而设置，所述绝缘区域设置成从所述半导体区域的表 面到达所述半导体衬底，并且以所述绝缘区域的侧面露出的方式设置在所 述半导体区域的端部。根据本实施方式，在施加反向电压时扩展的耗尽层端部不是曲面形状， 在耗尽层端部不会产生内部电场的集中。在耗尽层端部是具有一定曲率的 曲面形状的情况下，由于内部电场集中到曲面，所以需要考虑设置成在终 端区域使耗尽层向衬底水平方向充分扩展。4旦是，在本实施方式中，由于 耗尽层端部不是曲面形状，所以不需要形成避免耗尽层端部的内部电场集 中的结构。也就是说，即便是超结结构的半导体装置，也不需要在元件区域的外 侧配置多个p型半导体区域和n型半导体区域，而且，也不需要保护环等 緩和耗尽层端部的曲率的^M勾。因此，能够大幅缩小芯片尺寸，能降低半导体芯片的成本。例如，在 耐压为600V的具有超结结构的半导体晶片的情况下，以往作为配置有p型 半导体区域及n型半导体区域、或者保护环等的终端区域，作为自元件区 域的一个端部的宽度，需要有250^im左右，例如，芯片尺寸是2mm2,但根据本实施方式，只要确保将元件区域外周包围的绝缘区域的宽度(lOOjam 左右)即可，能够将芯片尺寸减小30%左右。而且，在维持与以往具有超结结构的半导体装置同样的耐压和相同的 芯片面积的情况下，能够扩大元件区域的面积，所以，例如在MOSFET的 情况能够降低接通电阻。附图说明图l是(A)用于说明本专利技术的实施方式的半导体装置的俯视图，(B) 是剖视图；图2是用于说明本专利技术的实施方式的半导体装置的概要图； 图3 (A)、 (B)、 (C)是用于说明本专利技术的实施方式的半导体装置的制 造方法的剖视图；图4(A)、 (B)、 (C)是用于说明本专利技术的实施方式的半导体装置的制 造方法的剖视图；图5 (A)、 (B)是用于说明本专利技术的实施方式的半导体装置的制造方 法的剖视图；图6是用于说明以往的半导体装置的剖视图。 附图标记说明1 n +型半导体衬底21、 211 n型半导体层3沟道层7栅极绝缘膜9源极区域16层间绝缘膜18源极配线30绝缘区域32绝缘膜51沟槽101 n+型衬底 103 p型基极层 105 n型半导体层2本文档来自技高网...
【技术保护点】
一种半导体装置，其特征在于，具备： 一导电型半导体衬底； 半导体区域，其设置在该一导电型半导体衬底上，彼此相互抵接地交替配置一导电型半导体层和逆导电型半导体层，在垂直于所述一导电型半导体衬底的方向上形成多个ｐｎ结； 元件区域，其设置在该半导体区域的表面；以及 绝缘区域，其包围所述元件区域的外周而设置； 其中，所述绝缘区域设置成从所述半导体区域的表面到达所述半导体衬底，并且以所述绝缘区域的侧面露出的方式设置在所述半导体区域的端部。
【技术特征摘要】
...
【专利技术属性】
技术研发人员：石田裕康，佐山康之，冈田哲也，
申请(专利权)人：三洋电机株式会社，三洋半导体株式会社，
类型：发明
国别省市：JP[日本]
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