半导体装置及其制造方法制造方法及图纸

本发明专利技术涉及一种半导体装置及其制造方法。在具有超结结构的衬底形成ＭＯＳＦＥＴ时，例如若是ｎ沟道型ＭＯＳＦＥＴ，则在柱状ｐ－型半导体区域形成沟道区域。超结结构通过将柱状半导体区域微细化而具有可降低电流路径的电阻值的优点，但因微细化而导致在扩散区域形成的沟道区域彼此的间隔距离也变窄，存在栅电极下方的电流路径变窄、电阻值增加的问题。在栅电极的下方设置高浓度的ｎ型杂质区域。通过将栅极长度设定在沟道区域的深度以下，可使由ｎ型杂质区域的侧面与相邻沟道区域的侧面形成的ｐｎ接合面大致垂直于衬底表面。由此，即使进行超结结构的微细化，也不会超过必要程度地缩窄沟道区域间的间隔距离（栅电极下方的电流路径），故能避免电阻增加。而且，由于在ｎ型半导体区域内，耗尽层均匀扩展，可提高该区域的杂质浓度，故有助于降低电阻。

【技术实现步骤摘要】

本专利技术涉及一种，特别是涉及可实现高耐压 以及低接通电阻的。
技术介绍
在采用半导体硅的高耐压功率MOSFET (Metal Oxide Semiconductor Field Effect Transistor:金属氧化物半导体场效应晶体管)中，为了能够在 施加反向电压时扩展耗尽层而緩和电场，设置有高电阻的漂移层。具有如 下技术通过将该漂移层置换成电阻比该漂移层低的柱状n型半导体区域 以及p型半导体区域反复配置的结构(超结结构)，由此，与现有结构的器 件相比，实现低电阻化(例如参照专利文献l)。下面参照图13和图14,以MOSFET为例对现有半导体装置及其制造 方法进4亍i兌明。如图13所示，超结半导体晶片(半导体衬底20)是通过在n+型硅半 导体衬底21上层积n-型半导体层22'等方式而设置多个彼此分开的柱状p-型半导体区域23的晶片。由此，柱状p-型半导体区域23之间的n-型半导 体层22'成为柱状n-型半导体区域22，它们交替配置而形成超结结构。在p-型半导体区域23的上方分别设置p型沟道区域24。在相邻沟道区 域24之间的n-型半导体层22' (n-型半导体区域22)层表面上，经由栅极 绝缘膜31而设置有栅电极33。栅电极33的周围被层间绝缘膜36覆盖。而 且，在沟道区域24表面设置有n+型源极区域35，其与源极电极38接触。参照图14对上述MOSFET的制造方法进行说明。准备超结结构的半导体衬底20,该半导体衬底20在n+型硅半导体衬 底21上，通过层积n-型半导体层22'并注入杂质等方法而交替配置有柱状 p-型半导体区域23和n-型半导体区域22 (图14 (A))。在n-型半导体区域22上的衬底表面，形成栅极氧化膜31以及栅电极 33，并以栅电极33为掩模而离子注入p型杂质(例如硼B)。然后，通过 热处理，使p型杂质扩散，在p-型半导体区域23上方形成p型的沟道区域 24 (图14 (B))。在沟道区域24表面注入高浓度的n型杂质之后，形成层间绝缘膜36， 并且，扩散n型杂质而形成源极区域35 (图14 (C))。此后，在栅电极33 之间开设接触孔，在表面形成源极电极，从而得到图13所示的最终结构。专利文献l.'(日本)国际公开第02/067333号小册子如图13所示，在具有超结结构的晶片(半导体衬底)上形成n沟道型 MOSFET单元的情况下，在作为电流路径的柱状n-型半导体区域22上方形 成栅电极33，在柱状p-型半导体区域23上方形成沟道区域24。在此，在超结结构中，图13所示截面(由柱状半导体区域22、 23形 成的多个pn结相对于半导体衬底20的表面垂直地露出的截面)上的n-型 半导体区域22以及p-型半导体区域23的柱宽Wl'、 W2'越小，则作为超结 结构的特性越好。即，在MOSFET断开时，A/v沿半导体衬底的深度方向形成的pn结， 沿村底的水平方向均匀的耗尽层扩展，从而确保规定的耐压，所以如果与 确保相同耐压的情况相比较，当n-型半导体区域22以及p-型半导体区域23 的柱宽W1'、 W2'较小时，可提高这些区域的杂质浓度。特别是在上述MOSFET的情况下，由于n-型半导体区域22在MOSFET 接通时成为电流路径，所以如果能够提高该区域的杂质浓度，则能够进一 步降低电阻。但是，由于沟道区域24是杂质的扩散区域，与其深度对应地，也进行 衬底水平方向上的扩散(横向扩散)，所以在相邻沟道区域24之间(栅电 极33的下方)需要有希望的间隔。另一方面，在超结结构的半导体衬底的 情况下，由于沟道区域24需要形成在p-型半导体衬底23上，所以存在不 能自由设计相邻沟道区域24的间隔距离的问题。即，在通过将n-型半导体区域22以及p-型半导体区域23各自的宽度 Wl'、 W2'微细化而进一步降低接通电阻的情况下，栅电极正下方的沟道区 域24之间的n型半导体层22' (n-型半导体区域22)表面(以下将该部分 称作7u部45)的宽度W3'变窄。因此，存在电流路径(特别是7i部45)的 电阻增加的问题，并且在n-型半导体区域22以及p-型半导体区域23的微 细化方面也存在限度
技术实现思路
本专利技术是鉴于上述课题而作出的，第一方面的专利技术通过一种半导体装置来解决上述问题，该半导体装置具备 一导电型半导体村底；多个柱状 的一导电型半导体区域，其设置在所述衬底上；多个柱状的逆导电型半导 体区域，其设置在所述衬底上并且与所述一导电型半导体层交替地配置； 逆导电型沟道区域，其设置在所述逆导电型半导体区域上； 一导电型杂质 区域，其设置在所述一导电型半导体区域上，具有与所述沟道区域的侧面 相接合的接合面大致垂直的侧面，并且杂质浓度比所述一导电型半导体区 域高；栅电极，其经由第一绝缘膜设置在所述一导电型杂质区域上方；分 离孔，其设置在该栅电极的大致中央；第二绝缘膜，其覆盖所述栅电极以 及所述分离孔；以及一导电型源极区域，其设置在所述沟道区域的表面。第二方面的专利技术通过一种半导体装置的制造方法来解决上述问题，该 方法包括下述工序准备衬底，该衬底在一导电型半导体村底上交替地配 置有多个柱状的 一导电型半导体区域和多个柱状的逆导电型半导体区域； 在所述衬底表面形成第一绝缘膜，并在所述一导电型半导体区域上方的所 述第一绝缘膜上形成在大致中央具有分离孔的栅电极；在所述逆导电型半 导体区域上形成多个逆导电型沟道区域；在所述一导电型半导体区域上方 形成一导电型杂质区域，该一导电型杂质区域具有与所述沟道区域的侧面 相接合的接合面大致垂直的侧面，并且杂质浓度比所述一导电型半导体区 域高；在所述沟道区域表面形成一导电型源极区域；以及形成覆盖所述一 导电型杂质区域上方的所述栅电极以及所迷分离孔的第二绝缘膜。根据本专利技术，第一，根据设于栅电极下方的高浓度n型杂质区域，能 够使沟道区域的侧面与该n型杂质区域侧面之间的接合面大致垂直于衬底 的表面。由此，即便是由扩散区域形成的沟道区域，也能防止沟道区域产 生必要程度以上的横向扩散。具体而言，在扩散工序中可以设置n型杂质 区域，该扩散工序用于通过将沟道区域深度Xch设在栅电极的栅极长度Lg 以上而形成沟道区域，所述n型杂质区域具有与沟道区域的侧面垂直的接 合面并且深度与沟道区域相等。即，在具有超结结构的半导体衬底中，即使是在进行柱状p型(p-型) 半导体区域以及n型(n-型)半导体区域的微细化的情况下，也能避免由栅 电极正下方的71部变窄引起的电阻增大的问题。而且，由于能够使超结结构微细化，所以与维持和现有超结结构相同的耐压的情况相比，能够提高柱状n-型半导体区域以及p-型半导体区域的 杂质浓度。因此，能够降低在MOSFET接通时作为电流路径的n-型半导体 区域的电阻，所以有助于降低装置的接通电阻。第二，在平坦结构的MOSFET中，栅电极正下方的7c部是作为电流路 径而言比较狭窄且通常电阻增大的区域，但通过使设置于兀部的一导电型 杂质区域的杂质浓度高于柱状n-型半导体区域的杂质浓度，从而有助于避 免兀部的电阻增大。具体而言，通过设置成栅电极的分离宽度LKT:沟道区域深度Xc)^0.6 以下4,能够形成垂直的接合面并且将n型杂质区域的宽度形成为在该区 域内耗尽层夹断的宽度。由此，本文档来自技高网...

【技术保护点】
一种半导体装置，其特征在于，具备：　一导电型半导体衬底；　多个柱状的一导电型半导体区域，其设置在所述衬底上；　多个柱状的逆导电型半导体区域，其设置在所述衬底上并且与所述一导电型半导体层交替地配置；　逆导电型沟道区域，其设置在所述逆导电型半导体区域上；　一导电型杂质区域，其设置在所述一导电型半导体区域上，具有与所述沟道区域的侧面相接合的接合面大致垂直的侧面，并且杂质浓度比所述一导电型半导体区域高；　栅电极，其经由第一绝缘膜设置在所述一导电型杂质区域上方；　分离孔，其设置在该栅电极的大致中央；　第二绝缘膜，其覆盖所述栅电极以及所述分离孔；以及　一导电型源极区域，其设置在所述沟道区域的表面。

【技术特征摘要】
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【专利技术属性】
技术研发人员：佐山康之，
申请(专利权)人：三洋电机株式会社，三洋半导体株式会社，
类型：发明
国别省市：JP[日本]