一种低特征导通电阻的集成型沟槽栅功率半导体晶体管制造技术

一种低特征导通电阻的集成型沟槽栅功率半导体晶体管，包括：P型衬底，在衬底上方设有N型外延层，外延层内设有介质沟槽，沟槽横向一侧设有N型重掺杂的漏区并位于外延层表面，在漏区上连接有漏极金属电极，在沟槽的横向另一侧设有N型重掺杂的源区和P型重掺杂的体接触区，在源区和体接触区下方设有P型体区，源区和体接触区上连接有第一源极金属电极，在沟槽内填充有第一绝缘介质且位于沟槽的下方，沟槽内设有栅氧化层、多晶硅栅极和第二绝缘介质，所述栅氧化层位于栅极与源区之间，所述第二绝缘介质位于栅极与漏区之间且贴合在沟槽的内壁上，所述栅极在沟槽内偏置设置且靠近源区，在第一绝缘介质内设有多晶硅场板且位于栅极的下方。下方。下方。

【技术实现步骤摘要】
一种低特征导通电阻的集成型沟槽栅功率半导体晶体管


[0001]本专利技术主要涉及功率半导体晶体管
，具体涉及一种低特征导通电阻的集成型沟槽栅功率半导体晶体管。

技术介绍

[0002]随着航空航天、船舶驱动、汽车电子、消费电子和智能电网等应用领域对电源管理集成电路的需求越来越大，为了提高功率集成电路的集成度和效率，并降低制造成本，需要将高压金属氧化物半导体场效应晶体管(MOSFET)、数字电路和模拟电路集成到单个电源芯片上，同时集成电源设备必须在导通状态下维持大电流，在关断状态下能够承受高电压，因此对于功率MOSFET器件，特征导通电阻(RON,sp)和击穿电压(BV)是两个最重要的品质因数(FOM)。其中横向双扩散金属氧化物半导体场效应晶体管(LDMOS)是最常用的集成型功率半导体器件(参见图1)，与集成电路常规的BCD制造工艺相兼容，但该结构源极和漏极间的漂移区长度与横向元胞尺寸成正比，较高的BV意味着较大的芯片面积和较高的特征导通电阻，降低了智能功率集成电路的效率，限制了性能的提升；与LDMOS这一类集成型功率器件相比，以垂直双扩散金属氧化物半导体场效应晶体管(VDMOS)为代表的分立功率器件具有垂直结构，耐压方向为纵向，因此器件的击穿电压与横向元胞尺寸无关，所以在相同BV下，分立功率器件可以极大地减小横向元胞尺寸，进而大大降低特征导通电阻，但是这种器件结构与集成电路常规的BCD工艺不兼容。同时参见图9，这种直接在LDMOS中引入沟槽结构的集成型功率半导体晶体管，可以将传统集成型器件的一维耐压拓宽为二维耐压，包括横向耐压与纵向耐压两个方向，其中纵向耐压不占用横向元胞尺寸，虽然可以使器件在保持击穿电压不变的基础上降低特征导通电阻，但是沟槽中的栅极和场板采用并列平行结构即栅极和场板呈现横向排列，限制了横向元胞尺寸的进一步缩小，并且位于场板和漂移区之间的介质层的厚度调整还会受到栅极本身宽度的约束，此外器件沟槽内的栅极和场板直接向上由表面引出电极，使结构复杂度高，制作工艺难。因此，在保持与集成电路常规的BCD工艺相兼容的基础上，同时做到高击穿电压和低特征导通电阻是功率MOSFET器件的主要发展方向，对功率器件的发展与设计具有重要的意义。

技术实现思路

[0003]本专利技术针对上述问题，提供一种不改变现有器件横向尺寸而又具有更高击穿电压的低特征导通电阻的集成型沟槽栅功率半导体晶体管。
[0004]本专利技术提供如下结构技术方案：
[0005]一种低特征导通电阻的集成型沟槽栅功率半导体晶体管，包括：P型衬底，在所述P型衬底上方设有N型外延层，在N型外延层内设有介质沟槽，在介质沟槽横向一侧设有N型重掺杂的漏区并位于N型外延层表面，在N型重掺杂漏区上连接有漏极金属电极，在介质沟槽的横向另一侧设有N型重掺杂的源区和P型重掺杂的体接触区，在N型重掺杂的源区和P型重掺杂的体接触区的下方设有P型体区，在N型重掺杂的源区和P型重掺杂的体接触区上连接
有第一源极金属电极，在第一源极金属电极和漏极金属电极之间设有第三绝缘介质作为钝化层，所述介质沟槽内填充有第一绝缘介质且第一绝缘介质位于介质沟槽的下方，在介质沟槽内设有栅氧化层、多晶硅栅极和第二绝缘介质，所述栅氧化层位于多晶硅栅极与所述N型重掺杂的源区之间，所述第二绝缘介质位于多晶硅栅极与N型重掺杂漏区之间且贴合在介质沟槽的内壁上，所述多晶硅栅极在介质沟槽内偏置设置且靠近N型重掺杂的源区，在所述第一绝缘介质内设有多晶硅场板且位于所述多晶硅栅极的下方。
[0006]与现有技术相比，本专利技术具有如下优点：
[0007]1、器件元胞的横向尺寸通常很小，随着击穿电压升高，沟槽深度逐渐增加，但栅极和漏极的间距基本不变，导致栅漏间横向的电场强度E1远大于漂移区中纵向的电场强度E2(如图6所示，第二绝缘介质10内的等电势线间距比漂移区内的等电势线间距小得多)，因此需要增加第二绝缘介质10的厚度来承受高的横向电场E1，但这会使器件元胞的横向尺寸增大，不利于降低特征导通电阻。
[0008]相比于现有晶体管(参见图9)的位于源漏之间的沟槽中的栅极和场板采用并列平行结构即栅极和场板呈现横向排列，本专利技术采用多晶硅栅极7和多晶硅场板8沿器件纵向的上下布局，即：多晶硅场板位于多晶硅栅极的下方的纵向结构，使得沟槽内的多晶硅场板和多晶硅栅极的整体结构变窄，从而使本专利技术在其横向尺寸不变的前提下为增大第二绝缘介质10的厚度提供了更大的横向空间，最终实现击穿电压的提升。
[0009]进一步的，参见图3、图4和图5，其中图4和图5分别为图3中的三维立体图沿AA`和BB`两个方向的截面图，本专利技术将位于多晶硅栅极7下方的多晶硅场板8沿介质沟槽19延伸并进入终端区，进而向上连接设在晶体管表面的第二源极金属电极16即呈倒伏“L”形状(类似
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形状)，从而绕过多晶硅栅极7，这将有利于多晶硅场板和多晶硅栅极的整体结构变窄，为在本专利技术横向尺寸不增加的前提下增大第二绝缘介质10的厚度提供了更大的横向空间，以进一步提高击穿电压。
[0010]2、本专利技术利用漂移区(N型外延层2)中的介质沟槽19和垂直多晶硅栅极7引入垂直结构，将横向的漂移区和表面沟道变成体内沿沟槽侧壁的纵向漂移区和垂直沟道，在保持高击穿电压的基础上，极大的降低了器件元胞的横向尺寸和特征导通电阻，同时器件的源极和漏极都在表面(参见图2)，与集成电路常规的BCD工艺相兼容。通态下，当栅压大于阈值电压时，在P型体区3内形成垂直电子沟道，电子从源极通过沟道，在N型漂移区2中沿着沟槽侧壁流入漏极，形成电流，器件正向导通。当器件处于阻断态时，栅极接地，沟道关断，电子电流消失，随着漏极电压逐渐增加，P型体区3和N型漂移区2构成的PN结反偏，器件开始反向耐压，耗尽层主要在低掺杂的N型漂移区2中沿着沟槽向漏极扩展(如图6所示，虚线为漂移区内耗尽层的扩展方向)。因此本结构源极和漏极间的纵向漂移区长度只和沟槽深度成正比，而与横向元胞尺寸无关，器件击穿电压BV随着沟槽深度的增加而升高。
[0011]3、本专利技术利用介质沟槽19内部正下侧的多晶硅场板8，来辅助耗尽N型漂移区2，并调控沟槽周围的电场分布，从而进一步提高器件的击穿电压和可靠性，同时多晶硅场板8还优化了器件的电容。本结构在阻断态反向耐压时，利用源极场板8、第一介质层17和N型漂移区2这三者构成的类MOS结构，可以辅助耗尽N型漂移区2，提高了漂移区掺杂浓度。当沟槽深度和漂移区掺杂浓度设计合理时，N型漂移区2可以被完全耗尽，使源漏间的等电势线在N型漂移区2中沿沟槽侧壁方向均匀分布(如图6所示)，达到类似超结的效果，击穿电压BV大幅
提升。
[0012]进一步的，参见图7，本结构除了在P型体区3和N型漂移区2构成的反偏PN结处有一个峰值电场，还有N型漂移区2中靠近栅极多晶硅左下角、沟槽底部和靠近N型重掺杂漏区6的A、B、C三处峰值电场，当器件临界击穿时，通过改变多晶硅场板8的侧壁和底部与N型漂移区2的距离，以及多晶硅场板8在介质沟槽19中的纵向长度，可以使这四处电场强度同时达到本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种低特征导通电阻的集成型沟槽栅功率半导体晶体管，包括：P型衬底(1)，在所述P型衬底(1)上方设有N型外延层(2)，在N型外延层(2)内设有介质沟槽(19)，在介质沟槽(19)横向一侧设有N型重掺杂的漏区(6)并位于N型外延层(2)表面，在N型重掺杂漏区(6)上连接有漏极金属电极(13)，在介质沟槽(19)的横向另一侧设有N型重掺杂的源区(5)和P型重掺杂的体接触区(4)，在N型重掺杂的源区(5)和P型重掺杂的体接触区(4)的下方设有P型体区(3)，在N型重掺杂的源区(5)和P型重掺杂的体接触区(4)上连接有第一源极金属电极(12)，在第一源极金属电极(12)和漏极金属电极(13)之间设有第三绝缘介质(11)作为钝化层，其特征在于，所述介质沟槽(19)内填充有第一绝缘介质(17)且第一绝缘介质(17)位于介质沟槽(19)的下方，在介质沟槽(19)内设有栅氧化层(9)、多晶硅栅极(7)和第二绝缘介质(10)，所述栅氧化层(9)位于多晶硅栅极(7)与所述N型重掺杂的源区(5)之间，所述第二绝缘介质(10...

【专利技术属性】
技术研发人员：刘斯扬，吴团庄，吝晓楠，李仁伟，童鑫，孙伟锋，时龙兴，
申请(专利权)人：东南大学—无锡集成电路技术研究所，
类型：发明
国别省市：