本发明专利技术公开了一种用于一半导体晶粒封装的互连结构，包含一增层，该增层具有重布层形成于其中，所述增层形成于一晶粒上，所述的晶粒具有晶粒垫形成于其上方，所述重布层耦合至所述晶粒垫，一隔离基座，所述隔离基座具有球形开口附着于所述增层上方用以露出增层内的锡球垫，以及导电球配置于所述隔离基座的球形开口中并附着于所述增层内的锡球垫上。本发明专利技术可广泛适用于各种需要高效能封装的场合。
【技术实现步骤摘要】
本专利技术涉及一种半导体晶粒封装结构，特别是涉及一种用于半导体晶粒封 装结构的互连结构及其形成方法。
技术介绍
晶片封装的功能包含电源分配(power distribution)、讯号分配(signal distribution)、散热(heat dissipation)、保护与支撑等。当半导体变得更为 复杂时， 一般传统封装技术，例如导线架封装(lead frame package)、软性封 装(flex package),刚性封装(rigid package)技术，已无法满足于晶粒上产生 具有高密度元件的小型晶粒的需求。 一般来说，阵列封装技术例如球闸阵列封 装(Ball Grid Array, BGA)提供一较封装的表面密度更高的互连(interconnects) 结构。典型的J求闸阵列封装包含一巻积讯号i 各径(convoluted signal path), 引起高阻抗与一无效率的散热路径(thermal path)进而导致不良的散热表现。 当封装的密度增加时，散布元件所产生的热将变得更为重要。为了符合新一代 电子产品的封装需求，人们努力制造可靠、符合成本效益、小型及高效能的封 装，举例来说包括了缩短电性讯号(electrical signal)的传纟喬延迟 (propagation delay)、降低整体组件的面积，及在输入/输出(1/0)连4妄垫的配 置上具有更广泛的自由度等。为了符合上述需求而发展出一种晶圆级封装 (Wafer Level Package, WLP)，其中一阵列的输入/输出端(1/0 terminals)为 分布于主动面(active surface)上方，而不是周边引脚去J"装(peripheral—leaded package)。此类终端(terminal)的分布可增加输入/输出端的数目并可改善元件 的电性效能。再者，架设具有互连的积体电^各(integrated circuit, IC)于印 刷电路板上时所占用的面积仅为晶片的尺寸，而非封装导线架的尺寸。因此， 晶圆级封装(WLP)的尺寸可做的非常小。可参考晶片尺寸封装(chip scale package, CSP),其为上述类型的一种。IC封装的改良由产业对增进散热能力与电性效能，以及缩减尺寸与降低制 造成本的需求所推动。在半导体元件的领域中，元件密度不断的增加，而元件尺寸则是不短的缩减。为了符合上述要求，在此类高密度元件中进行封装及互连技术的需求相应增加。可利用 一焊锡复合材料而形成焊锡凸块(so 1 der bumps)。覆晶技术(f lip-chip technology)广为熟悉此领域的技术人员所熟知， 用于电性连接一晶粒至一架设基底(mounting substrate),例如一印刷电路斧反。 晶粒的主动面通常为受被带至晶粒边缘的许多电性耦合(electrical couplings) 所制。电性连接作为终端而沈积于一覆晶的主动面上。上述凸块包含形成机械 连接及电性耦合至一基底的焊锡及/或塑胶。在重布层(RDL)之后的焊锡凸块具 有约略50-100 ym的凸块高度。晶粒倒置于一架设基底之上，其凸块与架设基 底上的连接垫对齐。假使上述凸块为焊锡凸块，则覆晶上的焊锡凸块为焊接至 基底上的连接垫。焊锡接头(solder joints)相对的便宜，但热机械应力 (thermo-mechanical stress)所带来的疲乏(fatigue)却会显示出增强电性抗性 及随着时间流逝而出现的裂缝与空隙。再者，焊锡通常为一种锡铅合金，而对 有毒材料的处理以及有毒材料可能滤入(leaching)地下水源等环保上的考量， 含铅材料已变得较不受欢迎。进一步来说，由于一般封装技术必须先将晶圆上的晶粒分割为个别晶粒， 而后将晶粒分别封装，因此上述"t支术的制程十分费时。由于晶粒封装技术受到 积体电路的发展高度影响，因此当电子元件的尺寸要求越来越高时，封装技术 的要求也越来越高。基于上述理由，现今的封装技术已逐渐趋向采用球闸阵列 封装(BGA)、覆晶球闸阵列封装(flip chip ball grid array, FC-BGA)、晶片 尺寸封装(CSP)、晶圓级封装(WLP)的技术。应可理解「晶圓级封装J (WLP)指晶 圓上所有封装及互连结构，并包含于切割(singulation)为个别晶粒前所进行的 其他制程步骤。 一般而言，在完成所有封装制程(assembling processes)或封 装制程(packaging processes)之后，个别半导体晶粒封装由具有复数半导体晶 粒的晶圓中所分离出来的。上述晶圓级封装具有极小的尺寸及良好的电性。美国专利第2004/0266162 Al号揭露了 一具有复数连接垫及一钝化层 (passivation layer)的半导体晶圆。球下金属层(under bump metallurgy layers)分别形成于个别连接垫上。接着，复数凸块个别配置于开口中，其中每 个凸块结构均具有一凸块及一强化层(reinforced layer)覆盖于凸块上。参考图1，半导体元件200具有连接垫202、 一外露出连接垫202的钝化层204以及 复数球下金属层206形成于连接垫202之上。焊锡凸块208形成于球下金属层 206之上。焊锡凸块208由凸块强化轴环(bump-reinforced collars) 210所覆 盖或围绕。美国专利第6，271， 469号揭露了一具有重布层124的封装结构，如 图2所示。上述微电子封装结构包含一具有一主动面的微电子晶粒102。 一封装 材料112配置于紧邻微电子晶粒102的侧边，其中封装材料112包含至少一大 体上与微电子晶粒102的主动面呈平面(planar)的表面。 一第一介电材料层118 可配置于至少上述微电子晶粒102的主动面及封装材料112的表面的一部分上。 接着，至少一导电布线(conductive trace)(即前述重布层)124配置于第一介 电材料层118上。上述导电布线124与樣i电子晶粒102的主动面形成电性连4妾。 接着，一第二介电层126及一第三介电层136作为防焊锡层(solder mask layer) 而覆盖于晶粒上方。通孔(via holes) 132形成于第二介电层126中用以耦合至 导电布线124。作为球下金属层(under bump metallurgy, UBM)功能的金属垫 134连接至通孔132而焊锡凸块138则位于金属垫134上。上述封装结构包含一 具有一主动面及至少一侧边的微电子晶粒。 一封装材料配置于紧邻微电子晶粒 的侧边，其中封装材料包含至少一大体上与微电子晶粒的主动面呈平面(planar) 的表面。导电布线与微电子晶粒的主动面形成电性连接。至少一导电布线垂直 延伸至紧邻于微电子晶粒的主动面并垂直紧邻封装材料表面。由于这些传统设计包含了太多介电层的堆迭，再加上制程中所考量的塑模 复合物(molding compound)及晶粒的热膨胀系数(coefficient of thermal expansion, CTE)，其机械性质多为「塑性/硬性」(plastic/hardness)而非本文档来自技高网...
【技术保护点】
一种用于半导体晶粒封装的互联结构，其特征在于，所述的用于半导体晶粒封装的互联结构包含： 一增层，该增层具有重布层形成于其中，该增层形成于一晶粒上，而所述晶粒具有晶粒垫形成于其上方，其中所述的重布层耦合至所述晶粒垫； 一隔离基座， 其具有凸块开口附着于所述增层上方以露出所述增层内的锡球垫；及 一导电凸块，配置于所述隔离基座的所述凸块开口中，并附着于所述增层内的所述锡球垫上。
【技术特征摘要】
...
【专利技术属性】
技术研发人员：杨文焜，许献文，
申请(专利权)人：育霈科技股份有限公司，
类型：发明
国别省市：71[中国|台湾]
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