具有双层钝化的晶体管及方法技术

提供了一种具有双钝化层（５６，５９）的半导体器件（６１）和方法（８０－８９，１００）。半导体层（３４）形成在衬底（３２）上且被第一钝化层（ＰＬ－１）（５６）覆盖。ＰＬ－１（５６）和半导体层（３４）的部分（３４１）被蚀刻以形成器件台（３５）。第二钝化层（ＰＬ－２）（５９）形成在ＰＬ－１（５６）和台（３５）暴露出的边缘（４４）上方。穿过ＰＬ－１（５６）和ＰＬ－２（５９）蚀刻通孔（９０，９２，９３）至将要形成源极（４０）、漏极（４２）和栅极的半导体层（３４）。在通孔（９０，９２，９３）中施加导体（４１，４３，３９）用于源极－漏极（４０，４２）的欧姆接触和栅极的肖特基接触（３９）。在台（３５）的边缘（４４）上方的互联（４５，４７）耦合其他的电路元件。ＰＬ－１（５６）避免了在栅极附近的不利的表面态（５２），ＰＬ－２（５９）将台（３５）的边缘（４４）与上覆的互联（４５，４７）绝缘，以避免泄漏电流（４６）。期望与器件（６１）同时形成不透明的对准标记（６８），以当使用透明的半导体（３４）时便于对准。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术一般涉及半导体器件，且更具体而言，涉及具有双层钝化 的半导体器件。
技术介绍
半导体(sc)器件，特别是晶体管通常对于从导体和互联至半导体主体或衬底中的漏电流，和/或对于会扰乱临界器件区域中电势的 表面态很敏感。这两种效应都会使器件的操作恶化且会在同一器件中 发生。缓解一个问题所作的事情会对另一个问题有负面影响。这种效 应尤其会发生在缺少诸如硅一二氧化硅系统中可利用的自然钝化氧化 物的半导体上。会发生在除了硅以外的半导体上的另一个问题是其中 很多半导体对用于连续制造步骤之间的掩模对准的光波长基本上是透 明的。这些情形下，难以分辨设置在半导体或其他衬底上的对准标记 或特征，由此使得尤其以用于高速操作的精细尺寸制造这种器件更困 难且更昂贵。因此，需要能缓解或消除这种效应的改进的器件结构和 制造方法。因此，期望提供一种改进的半导体器件，尤其是晶体管和晶体管 阵列，其中将衬底泄漏和表面态效应以及对准问题最小化，且其适合 于与各种类型iv、in-v、 n-vi族材料以及有机半导体化合物一起使用。 还期望所采用的这种方法、材料和结构与现代制造能力和材料相兼容 且不需要对可利用的制造工序进行实质改变或者对制造成本有大量的 增加。此外，结合附图以及前述的
和
技术介绍
，根据随后的 详细描述以及所附的权利要求，使本专利技术的其他期望特征和特性变得 显而易见。附图说明下面将结合以下附图描述本专利技术，其中类似的附图标记表示类似 的元件，并且图l一3是示出发生衬底漏电流(图1)、不利的表面态(图2) 和图3中的根据本专利技术第一实施例对其进行缓解的半导体器件的简化 示意性横截面图4示出了在具有和不具有通过图3中示出的本专利技术实施例提供 的改进的情况下，栅极漏电流与输出功率的曲线图5—14是根据本专利技术另一实施例在不同制造阶段中且示出进一 步细节的半导体器件的简化示意性横截面图；以及图15是示出根据本专利技术又一实施例的制造半导体器件以及相关的对准标记的方法的简化流程图。 具体实施例方式以下的详细描述实质上仅是示意性的，且并非旨在限制本专利技术或 者本专利技术的应用和使用。此外，并非意指受到前述的
、背景 技术、简要的
技术实现思路
或以下的详细描述中所介绍的任何明确或暗示 的理论的限制。为了简单和清楚地描述，附图示出了构造的一般方式，且省略了 众所周知的特征和技术的描述和细节，以避免不必要地模糊本专利技术。 此外，在附图中的元件不必按比例画出。例如，在一些图中的一些元 件或区域的尺寸可以相对于同一或其他图中的其他元件或区域被放 大，以有助于加强对本专利技术实施例的理解。说明书和权利要求中的术语"第一"、"第二"、"第三"、"第 四"等，如果有的话，可用于在相似元件之间进行区分且不必描述特 定顺序或时间顺序。应当理解，如此使用的术语在适当环境下可互换， 以使在此描述的本专利技术实施例例如能够以除了所示出或者在此另外描 述的顺序来使用。而且，术语"包含"、"含括"、"具有"及其任何变形都旨在覆盖非限制的包括，使得包括一系列元件的工艺、方法、 制品或装置不必限于这些元件，而是包括未明确列出或者这种工艺、 方法、制品或装置所固有的其他元件。在说明书和权利要求中的术语 "左"、"右"、"内"、"外"、"前"、"后"、"上"、"下"、 "顶部"、"底部"、"上方"、"下方"、"上面"、"下面"等， 如果有的话，用于描述相对位置且不必描述空间上的永久位置。应当 理解，在此描述的本专利技术的实施例例如可用于除了所示出的和在此另 外描述的方位之外的其他方位。如在此所使用的术语"耦合"定义为 以电或非电方式直接或间接连接。为了便于说明且非旨在限制，针对高功率、高频率应用，使用GaN半导体材料形成的晶体管描述本专利技术，但是这不是必须的且在此教导 的原理应用于适于以很多不同频率或时钟脉冲速度操作的宽范围的半导体材料。其他适合的半导体材料的非限制性实例是SiC、 AlGaN、金刚石和各种其他类型的iv、 ni-v、 n-vi化合物及其混合物以及有机半导体。因此，虽然认为GaN是适合的半导体材料，但是本专利技术不限于 此。图l一3是图1中示出了发生衬底漏电流、图2中示出了不利表面 态以及图3中示出了根据本专利技术第一实施例缓解了衬底泄漏和不利的 表面态的半导体器件31、 51、 61的简化示意性横截面图30、 50、 60。 图l一3中类似的附图标记用于识别类似的区域。由于器件31、 51、 61 具有很多共同元件，因此一起对其进行描述。器件31、 51、 61在位于 衬底32表面33上的半导体(SC) 34中形成。衬底32可以是蓝宝石、 Si、 SiC、金刚石、GaN、 A1N和各种其他一般难熔材料。期望衬底32 基本是绝缘的。该实例中，SC 34是GaN， III-V族化合物，但是也可以使用其他类型iv、 m-v、 n-vi族和有机半导体材料。在sc34的上部341中形成含有场效应器件31、 51、 61的台或岛35。在上部341中 的台35提供了器件与器件的隔离，而SC 34的下部342提供了过渡区， 使得在SC 34和衬底32之间的界面33处可以出现的晶体缺陷不会明显减损器件性能。在大部分情况下，上部341比下部342薄。使用本 领域中众所周知的技术将具有源极接触41的源极区40和具有漏极接 触43的漏极区42形成在SC 34的表面37上，这取决于针对SC 34所 选择的特定的一种(多种)材料。接触41、 43最好是选择金属或金属 合金以便结实地制造与SC 34的欧姆接触。栅极导体39在SC 34表面 37上的沟道区38上方形成。栅极导体39优选为与SC 34的肖特基接 触的材料，由此在沟道区38上方建立场效应器件31、 51、 61的栅极。 导电互联45将源极接触41电耦合到各种其他器件或元件(未示出)， 且漏极互联47将漏极接触43电耦合到各种其他器件或元件(未示出)。 栅极导体39也可以延伸到这样的其他元件或器件，使得器件31、 51 或61是耦合到结合垫的单个器件或者是形成复杂集成电路的一个器件 或大的器件阵列。图1中，SC34的表面37通过例如SbN4的介质层36钝化。这种 情况下，在SC 34的上部341中的台35被形成之前施加介质层36。但 是，虽然介质层36覆盖和钝化了表面37，但是其没有覆盖台35的边 缘44;由此允许漏电流46从互联47流入到SC 34和衬底32中。这对 于高压器件会是特别麻烦的。图2中，SC34的表面37和边缘44通过 在形成台35之后施加的介质层49来被钝化。介质层49覆盖台35的 上表面37和边缘44以阻止漏电流46。但是，己经发现在形成台35的 工艺期间使表面37暴露会产生不期望的表面态，例如与沟道区38或 其他位置相邻的表面态52，这会引起DC至RF "电流塌溃"，这对器 件性能有负面影响。在图3中，通过在SC34的台35上提供两个钝化 层来缓解或避免衬底漏电流46和表面状态52的问题。该实施例中， 在蚀刻出台35之前施加类似于层36的第一钝化(例如介质)层56， 且在蚀刻出台35之后但是在形成各种金属接触以及与SC 34边缘44 交叠的互联之前施加类似于层49的第二钝化(例如介质)层59。Si3N4、 Si02、 SiO本文档来自技高网...

【技术保护点】
一种形成半导体器件的方法，包括：　提供具有主表面的衬底；　在衬底的所述主表面上形成半导体层，其中所述半导体层具有外表面；　在所述外表面上提供第一钝化层；　局部蚀刻部分的所述第一钝化层和所述半导体层，以在所述主表面上方形成器件台，其中所述器件台具有仍被所述第一钝化层覆盖的上表面和其暴露出的横向边缘；　至少在所述器件台的上表面上的第一钝化层和所述器件台暴露出的横向边缘的上方形成第二钝化层；　提供穿过所述第一和第二钝化层至所述器件台上的半导体层的上表面的源极－漏极和栅极通孔；以及　在通孔中形成导体以便提供与所述源极－漏极通孔中的半导体的欧姆接触以及与所述栅极通孔中的半导体的肖特基接触。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：布鲁斯M格林，哈尔丹S亨利，
申请(专利权)人：飞思卡尔半导体公司，
类型：发明
国别省市：US[美国]