在用于减少RC延迟的介电层中产生气隙的方法和装置制造方法及图纸

本发明专利技术提供了一种在互联结构的介电材料中产生气隙的方法和装置。一个实施例提供了一种形成半导体结构的方法，包括：在基板上沉积第一介电层，在第一介电层中形成沟槽，用导电材料填充沟槽，平坦化导电材料以暴露出第一介电层，将介电阻挡膜沉积在导电材料和暴露出的第一介电层上，在介电阻挡膜上方沉积硬掩膜层，在介电阻挡膜和硬掩模层中形成图案以暴露出基板的所选区域，氧化基板所选区域中的至少一部分第一介电层，去除第一介电层的氧化部分以在导电材料周围形成倒转沟槽，以及在倒转沟槽中沉积第二介电材料的同时在倒转沟槽中形成气隙。

【技术实现步骤摘要】

本专利技术的实施例一般涉及集成电路的制造。本专利技术的实施例尤其涉及用于 形成包括具有低介电常数的介电材料的多层互联结构的方法。
技术介绍
自从几十年前首次提出集成电路以来，集成电路几何结构在尺寸上已经急 剧降低。此后，集成电路遵循了两年/ 一半尺寸的规则(通常称作摩尔定律)， 这意味着芯片上的器件数量每两年增加一倍。现在，制造设备是具有0.1 um 特征尺寸的常规制造装置，而未来的设备马上将是具有甚至更小特征尺寸的制诰想罟 迫农且。由于相邻金属线之间的电容耦合必须被降低以进一步降低集成电路上器 件的尺寸，因此器件几何尺寸的不断降低已经对具有低介电常数(k)值的膜 产生需求。例如，CMOS (互补型场效应晶体管)器件的縮放需要BEOL (生 产线的后端工序)互联中RC (电阻电容)延迟的持续降低。为了满足该需求， 用在BEOL中的绝缘层的介电常数必须进一步降低。在过去的10—15年里，半导体产业在降低绝缘层介电常数方面经历了多 个周期，从使用具有1^4.2的纯的二氧化硅(Si02)到今天的多孔碳掺杂的氧 化硅膜，其包括硅、碳、氧和氢(共同称作SiCOH)， k=2.4。常规技术通常使 用两种方法降低k值(1)添加碳到Si02矩阵中和(2)增加孔隙率。但是 这些降低k值的方法导致与Si02相比较低的机械特性，这些低机械特性诸如 低模量和低硬度使得在双镶嵌流程中难以将这种膜与金属线例如铜线结合到 一起，双镶嵌通常用在形成BEOL互联中。此外，未来技术(32nm节点和以 下)将需要在SiCOH膜中更高的孔隙率。但是，具有高孔隙率损失机械特性 将意味着对于这种类型膜k下限为 2.0。因此考虑到集成电路特征尺寸的持续降低和常规方法中现存的问题，对于 形成具有低于2.0介电常数的介电层的方法仍存在需求。
技术实现思路
本专利技术主要提供一种用于在互联材料中在导电线周围的介电层中形成气 隙的方法。一个实施例提供了一种用于形成半导体结构的方法，包括在基板上沉积第 一介电层，在第一介电层中形成沟槽，用导电材料填充沟槽，平坦化导电材料 以暴露出第一介电层，在导电材料和暴露出的第一介电层上沉积介电阻挡膜， 在介电阻挡膜上方沉积硬掩膜层，在介电阻挡膜和硬掩膜层中形成图案以暴露 出基板的所选区域，氧化在基板所选区域中的至少一部分第一介电层，去除第 一介电层的氧化部分以在导电材料周围形成倒转沟槽，以及在倒转沟槽中沉积 第二介电材料的同时在倒转沟槽中形成气隙。在另一实施例中，多孔介电材料用于形成沟槽，电子束处理用于氧化多孔 介电材料。另一实施例提供了一种用于形成具有气隙的介电结构的方法，包括在基 板上沉积第一介电层，在第一介电层上沉积第二介电层，在第一和第二介电层 中形成沟槽通孔结构，其中通孔形成在第一介电层中，而沟槽形成在第二介电 层中，用导电材料填充沟槽通孔结构，平坦化导电材料以暴露出第二介电层， 在导电材料和暴露出的第二介电层上沉积介电阻挡膜，在介电阻挡膜和硬掩膜 层中形成图案以暴露出基板的所选区域，去除在基板所选区域中的第二介电层 以在填充在沟槽中的导电材料周围形成倒转沟槽，以及在倒转沟槽中沉积介电 材料的同时在倒转沟槽中形成气隙。附图说明因此通过参考实施例能更详细理解本专利技术上述特征的方式、本专利技术更加特 定的描述、以上的
技术实现思路
可，附图中示出了一些实施例。然而，应注意附图 仅示出了本专利技术的典型实施例，且由于本专利技术可允许其他等效实施例，因此不 应认为其限制了本专利技术的范围。图1是示出根据本专利技术一个实施例用于在互联中形成气隙的方法的流程图2A是示出根据本专利技术 一个实施例用于形成沟槽通孔结构的处理顺序的流程图2B是示出根据本专利技术另一个实施例用于形成沟槽通孔结构的处理顺序 的流程图3A是示出根据本专利技术一个实施例用于去除部分介电材料的处理顺序的 流程图3B是示出根据本专利技术另一实施例用于去除部分介电材料的处理顺序的 流程图4A是示出根据本专利技术一个实施例用于形成具有气隙的介电层的处理顺 序的流程图4B是示出根据本专利技术另一实施例用于形成具有气隙的介电层的处理顺 序的流程图5A—5G示意性示出了根据本专利技术一个实施例形成具有气隙的基板叠层；图6A—6C示意性示出了根据本专利技术另一实施例形成具有气隙的基板叠层；图7示意性示出了使用图2B的处理顺序所形成的具有沟槽通孔结构的基 板叠层。图8A—8B示意性示出了根据本专利技术一个实施例具有气隙的基板叠层的 形成。图9A—9B示意性示出了根据本专利技术一个实施例具有气隙的基板叠层的 形成。图10示意性示出了具有有效介电常数的气隙部分和k-5.1的阻挡介电层 的电容减低比率的关系。图11示意性示出了具有有效介电常数的气隙部分和k=2.5的阻挡介电层 的电容减低比率的关系。为了便于理解，可能的情况下，已经使用相同图标表示图中共用的相同的 元件。将预期在一个实施例中公开的元件可有利地用在其他实施例中而不需特 别说明。具体实施方式本专利技术的实施例提供了在导电线之间形成气隙的方法以降低介电常数k并降低BEOL互联中的RC延迟。本专利技术的实施例提供了在制造互连期间在沟槽平面形成气隙的方法。该方 法包括在多孔低k介电材料中形成导电线，然后去除部分多孔低k介电材料以 在导电线周围产生沟槽，以及在其中沉积不均匀的介电材料的同时在导电线周 围的沟槽中形成气隙。根据在介电材料中的气隙部分，介电材料的介电常数可 降低约25%至约50%。本专利技术的方法可扩展多孔低k介电材料的应用以制造 具有22nm和更小临界尺寸的器件。由于形成气隙的步骤容易结合到镶嵌工艺 的流程中，因此该方法可用于任一沟槽层且可经济地实施。图1是根据本专利技术一个实施例示出在互联中形成气隙的方法100的流程 图。BEOL互联通常包括多层互联结构，典型地包括导电材料和电介质的交替 的沟槽层和通孔层。沟槽层通常是指具有导电线形成于其中的介电膜。通孔层 是具有小金属通路的介电层，该金属通路提供从一个沟槽层到另一个沟槽层的 电路经。该方法100可用在任一层互联中。在方法100的步骤110中，在低k多孔介电材料中形成具有金属结构的沟 槽层。沟槽层可通过自身形成，例如形成在于半导体基板中形成的器件的接触 层上方。在其他情况下，沟槽层可使用任何合适的处理顺序与通孔层一起形成， 例如通常使用的镶嵌工艺。沟槽层通常由低k介电基质形成，其对于随后的气 隙形成是可去除的。在一个实施例中，通孔层也形成在低k介电层中，如图 2A中示出的处理顺序110中所示。在另一实施例中，通孔层形成在不同的介 电材料中，如图2B中示出的处理顺序110b所示的。在形成沟槽层之后，所选部分低k多孔介电层被去除以使倒转沟槽形成在 沟槽层中的金属结构周围，如步骤130中所示。在一个实施例中，多孔低k 介电材料可通过氧化受控制厚度的低k介电层之后进行湿刻步骤去除，如图 3A的处理顺序130a中所示。在另一实施例中，当沟槽层和下方的通孔层形成 在不同介电材料中时，在介电层中所选区域的低k多孔材料可通过遮蔽 (masked)的蚀刻处理去除，如图3B中所示的处理顺序130b所示。在去除沟槽层中的所选部分多孔低k介电材料之后，气隙可通过沉积介电 材料的非共形层形成在倒转沟槽中，如图1的步骤150所示。在一个实施例中， 气隙可通过沉积介电阻本文档来自技高网...

【技术保护点】
一种形成半导体结构的方法，包括：　在基板上沉积第一介电层；　在所述第一介电层中形成沟槽；　用导电材料填充所述沟槽；　平坦化所述导电材料以暴露出所述第一介电层；　在所述导电材料和暴露出的第一介电层上沉积介电阻挡层 ；　在所述介电阻挡膜上方沉积硬掩膜层；　在所述介电阻挡膜和硬掩膜层中形成图案以暴露出基板的所选区域；　氧化在基板所选区域中的至少一部分第一介电层；　去除所述第一介电层的氧化部分以形成在所述导电材料周围的倒转沟槽；以及 　在所述倒转沟槽中沉积第二介电材料的同时在所述倒转沟槽中形成气隙。

【技术特征摘要】
US 2007-10-9 11/869,3961. 一种形成半导体结构的方法，包括在基板上沉积第一介电层；在所述第一介电层中形成沟槽；用导电材料填充所述沟槽；平坦化所述导电材料以暴露出所述第一介电层；在所述导电材料和暴露出的第一介电层上沉积介电阻挡层；在所述介电阻挡膜上方沉积硬掩膜层；在所述介电阻挡膜和硬掩膜层中形成图案以暴露出基板的所选区域；氧化在基板所选区域中的至少一部分第一介电层；去除所述第一介电层的氧化部分以形成在所述导电材料周围的倒转沟槽；以及在所述倒转沟槽中沉积第二介电材料的同时在所述倒转沟槽中形成气隙。2. 根据权利要求1所述的方法，其特征在于，所述第一介电层包括多孔低 k介电材料。3. 根据如权利要求2所述的方法，其特征在于，沉积所述第一介电层包括: 沉积具有不稳定有机基的含硅/氧材料；以及固化含硅/氧材料以形成均匀分布在第一介电层中的微观气袋。4. 根据权利要求1所述的方法，还包括在沉积所述第二介电材料之前用介 电阻挡层作为所述倒转沟槽的衬垫。5. 根据权利要求1所述的方法，其特征在于，氧化所述第一介电层包括用 电子束处理第一介电材料。6. 根据权利要求5所述的方法，其特征在于，用电子束处理所述第一介电 材料包括控制处理深度。7. 根据权利要求5所述的方法，其特征在于，使用电子束处理第一介电材 料包括调整阴极电压以控制被处理的所述第一介电层的厚度。8. 根据权利要求5所述的方法，其特征在于，用电子束处理所述第一介电 材料在包括氩或氧中的至少一种的环境下进行。9. 根据权利要求1所述的方法，其特征在于，氧化所述第一介电层包括在 惰性环境或氧气环境中用紫外线(UV)能量处理所述第一介电材料。10. 根据权利要求1所述的方法，其特征在于，所述第二介电材料包括在 所述倒转沟槽中非共形沉积的介电阻挡材料，以便在介电阻挡材料中形成且密 封所述气隙。11. 根据权利要求1所述的方法，其特征在于，所述第二介电材料包括在 所述倒转沟槽中非共形沉积的层间介电材料以便在层间介电材料中形成并密 封所述气隙。12. —种形成具有气隙的介电结构的方法，包括 在基板上沉积多孔介电层； 在所述多孔介电层中形成沟槽； 用导电材料填充所述沟槽；平坦化所述导电材料以暴...

【专利技术属性】
技术研发人员：埃米尔阿拉巴亚提，亚历山德罗斯T迪莫斯，任康树，梅休尔内克，崔振江，米哈拉鲍尔西努，石美仪，夏立群，
申请(专利权)人：应用材料股份有限公司，
类型：发明
国别省市：US[美国]