集成源／漏应激体和层间电介质层应激体的半导体工艺制造技术

一种半导体制造工艺，包括：在晶体管区的任一侧上形成隔离结构（１０６）；形成栅结构（１１０）覆盖在所述晶体管区上面，去除源／漏区（１０７）以形成源／漏凹陷（１２０）；去除所述隔离结构的一些部分以形成凹陷的隔离结构（１２６）；以及用源／漏应激物，诸如外延地形成的半导体，填充所述源／漏凹陷。源／漏凹陷的下表面优选地比凹陷的隔离结构的上表面深约１０到３０ｎｍ。填充所述源／漏凹陷可以在形成所述凹陷的隔离结构之前或之后。随后在所述晶体管区上方淀积ＩＬＤ应激物（１４０），因此，ＩＬＤ应激物与所述源／漏结构的侧壁相邻，从而将ＩＬＤ应激物连接到源／漏应激物。ＩＬＤ应激物优选地为压缩或拉伸的氮化硅，且所述源／漏结构优选为硅锗或硅碳。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术属于半导体制造工艺领域，更具体地，属于采用应变硅的 半导体制造工艺领域。
技术介绍
在半导体制造工艺领域中使用应变或应力硅以增强深亚微米晶体 管中的载流子迁移率。实现应变硅的提议包括与硅晶体管沟道相邻提供源/漏应激体的源/漏区的工程(参见，例如T.Ghani等人的，A 90 nm high volume manufacturing logic technology featuring novel 45nm gate length strained silicon CMOS transistors, IEDM Tech, Dig. p.978 (2003 ) 以及Murthy等人的美国专利No. 6,621,131， Semiconductor transistor Having a Stressed Channel)。其它提议指出在晶体管上方淀积应力感应 层间介质(ILD)层(参见，例如C.H Ge等人的，Process-strained Si CMOS technology featuring 3D strain engineering, IEDM Tech. Dig. p.73, (2003))。理想的是执行一种工艺，便于源/漏应激体和ILD应激体的最 佳连接，而基本无需增加制造工艺的成本或复杂性。
技术实现思路
附图说明本专利技术通过实例的方式示出，且不受附图的限制，在附图中，相 同的附图标记表示类似的元件，在图中图l为处于半导体制造工艺的第一阶段的晶片的局部横截面图，其 中，形成晶体管栅极结构覆盖在半导体衬底上面；图2示出了图1之后的工艺，在该工艺中，在位于栅结构下面的沟 道晶体管区的任一侧上的衬底的源/漏区中形成多个空隙(void);图3示出了图2之后回刻隔离结构的工艺，；图4示出了图3之后生长源/漏半导体的工艺；图5示出了图4之后在晶体管上方淀积电介质层的工艺；图6示出了图2之后的工艺，作为图3和图4中示出的工艺的选择，在该工艺中，源/漏空隙由源/漏结构再填充；以及图7示出了图6之后的工艺，在该工艺中，在形成源/漏结构之后凹 陷隔离结构。本领域的技术人员理解，图中的各元件为了简化和清楚目的而示 出，不必按照比例绘制。例如，图中一些元件的尺寸可能相对于其他 元件放大，以有助于提高对本专利技术的实施方式的理解。具体实施例方式在一个方面中，在此公开的半导体制造工艺包括通过蚀刻半导体 衬底的源/漏区中的凹陷形成具有应力源/漏结构的晶体管。回刻与源/ 漏凹陷相邻的隔离结构，以使得隔离结构和相邻源/漏凹陷之间的重叠 小于特定的范围。随后再填充源/漏凹陷，且在整个结构上方淀积应变 电介质。通过在应变源/漏区和相邻隔离结构之间具有小的重叠，以及 通过淀积应力感应介质层，所描述的工艺能够实现所需的应变增强等 级。现在回到附图，图1为在由附图标记100指示的集成电路的制造中， 在中间阶段处半导体晶片101的局部横截面图。如图1所示，晶片101为 绝缘体(SOI)晶片上的半导体，其中，半导体层104 (也被称作有源 层104)设置在隐埋氧化物(BOX)层102上方。晶体管区103包括设置 在一对电介质绝缘结构106之间的半导体层104的部分。半导体层104优 选地为微掺杂的n型或p型单晶硅。隔离电介质结构106和BOX层为电介 质，诸如适当地淀积或热成型的硅氧化物。已经形成栅结构110覆盖在有源层104中晶体管区103的一部分上面。栅结构110包括导电性栅电极112，覆盖在栅电介质层114上面。设置栅电介质层114，覆盖在有源层104上面，且优选地在有源层104的顶 部或者与有源层104接触。间隔(spacer)结构116位于栅电极112的侧壁上。在类似的实施中，栅电极112为以诸如热分解硅垸的传统方式形成 的p型或n型多晶的硅(多晶硅)。在其它实施方式中，栅电极112可以 为金属栅电极或其它导电性材料。栅电极114可以为热成型硅氧化膜， 诸如氮化硅的高K材料，诸如Hf02的各种金属氧化物中的任何一种、 或者上述的组合。间隔116类似于诸如氧化硅、氮化硅等的电介质材料。 间隔116可以由多层材料构成，诸如氧化硅和氮化硅的组合。栅结构110的位置限定了有源层104中的沟道区105和一对源/漏区 107的近似边界。有源层104内的沟道区105的横向边界与栅电极112的 侧壁重合，而源/漏区107包括有源层104的剩余部分。换言之，源/漏区 107占用沟道区105和隔离结构106之间的有源层104的部分。现将参考图2，通过去除半导体层104的源/漏区107 (参见图l)的 一些部分形成源/漏凹陷120。在优选的实施方式中，通过蚀刻工艺形成 源/漏凹陷120，蚀刻工艺可能包括干的或异向性成分、湿的或同向性成 分，或者两者的组合。对于有源层104为单晶硅的实施方式，包括诸如 Cb的氯、诸如SF6的氟、或者两者的组合的等离子体可以用于形成源/ 漏凹陷120。在一个实施方式中，源/漏凹陷120的深度在约30到200nm 的范围内。在所述实施方式中，源/漏凹陷120的形成导致间隔结构116 的一些凹割。同样，在所述的实施方式中，源/漏凹陷蚀刻工艺相对于 隔离结构106具有较高的选择性。现转到图3，在形成源/漏凹陷120之后，蚀刻图2的隔离结构106的 上部或者用其他方法去除以形成凹陷的隔离结构126。在所述的实施方 式中，控制用于形成隔离结构126的蚀刻以在所需范围内生成重叠128。在一个实施方式中，重叠128优选地在约10到30nm的范围。重叠128必 须大于O以防止意外的处理，包括有源层104、 BOX层102或者两者的蚀刻。现转到图4，在图3的源/漏凹陷120中形成源/漏结构130。源/漏结 构130优选为晶体半导体材料，该晶体半导体材料具有与有源层104的 晶格常数不同的晶格常数。对于有源层104为硅的实施方式，当需要可 压縮的应激物时，源/漏结构130可以为用于PMOS晶体管的硅锗化合 物，或者当需要可拉伸的应激物时，源/漏结构130可以为用于NMOS晶 体管的硅碳。在使用硅锗的情况下，硅锗应激物的化合物优选地为Sh _xGex，其中，X (锗的百分比)为在约10%到50%的范围内。在使用 硅碳的情况下，硅碳应激物的化合物优选地为SinCx，其中，X(碳的 百分比)为在约0.5%至1」5%的范围内。在优选的实施方式中，使用有源 层104作为种晶，通过外延生长，实现源/漏结构130的形成。如图4所示， 凹陷的隔离结构126的上表面在源/漏结构130的下表面的上方垂直地移 位，移位的量为位移或重叠138。在优选的实施方式中，在源/漏结构130 形成之前，位移138基本上等于在图2中示出的重叠128。如图4中所示的集成电路100包括源/漏结构130，具有与有源层104 的晶格常数不同的晶格常数，从而向晶体管沟道区105提供压縮或拉伸 应力。在这些实施方式中，源/漏结构130指源/漏应激物。那些对于源/ 漏结构130采用硅锗化合物且对于有源层104采用硅的实施方式在沟道 区105上产生压縮应力。这种压縮应力有利地增强了PMOS器件的沟道 区105中的载流子迁移率。那些对于源/漏结构130采用硅碳化合物且对 于有源层本文档来自技高网...

【技术保护点】
一种半导体制造工艺，包括：　形成第一和第二隔离结构，该第一和第二隔离结构横向设置在半导体层的晶体管区的任一侧上；　形成覆盖在一部分所述晶体管区上面的栅结构，其中，所述栅结构包括覆盖在栅电介质层上面的导电性栅电极，所述栅电介质层覆盖在所述半导体层上面，并且进一步地，其中，所述栅电极的侧壁限定沟道区与源／漏区的边界，所述沟道区位于所述栅结构下面，所述源／漏区在所述沟道区与所述第一和第二隔离结构之间延伸的所述沟道区的任一侧上；　去除所述源／漏区中部分的所述半导体层，以形成源／漏凹陷；　去除所述第一和第二隔离结构的上部，以形成第一和第二凹陷的隔离结构；以及　利用源／漏应激物填充所述源／漏凹陷。

【技术特征摘要】
【国外来华专利技术】US 2006-2-24 11/361,1711. 一种半导体制造工艺，包括形成第一和第二隔离结构，该第一和第二隔离结构横向设置在半导体层的晶体管区的任一侧上；形成覆盖在一部分所述晶体管区上面的栅结构，其中，所述栅结构包括覆盖在栅电介质层上面的导电性栅电极，所述栅电介质层覆盖在所述半导体层上面，并且进一步地，其中，所述栅电极的侧壁限定沟道区与源/漏区的边界，所述沟道区位于所述栅结构下面，所述源/漏区在所述沟道区与所述第一和第二隔离结构之间延伸的所述沟道区的任一侧上；去除所述源/漏区中部分的所述半导体层，以形成源/漏凹陷；去除所述第一和第二隔离结构的上部，以形成第一和第二凹陷的隔离结构；以及利用源/漏应激物填充所述源/漏凹陷。2. 根据权利要求l所述的半导体制造工艺，其中，形成第一和第 二隔离结构的步骤包括形成第一和第二氧化硅浅沟槽隔离(STI)结 构。3. 根据权利要求l所述的半导体制造工艺，其中，所述源/漏凹陷 的下表面和所述凹陷的隔离结构的上表面在所述半导体衬底的上表面 的下方分别垂直地移位，移位的量为第一位移和第二位移，其中，所 述第一位移大于所述第二位移。4. 根据权利要求3所述的半导体制造工艺，其中，所述第一位移 超过所述第二位移的位移的范围约为10到30nm。5. 根据权利要求3所述的半导体制造工艺，其中，填充所述源/漏 凹陷的所述步骤先于形成所述第一和第二凹陷的隔离结构的所述步骤。6. 根据权利要求3所述的半导体制造工艺，其中，形成所述第一 和第二凹陷隔离结构的所述步骤先于填充所述源/漏凹陷的所述步骤。7. 根据权利要求3所述的半导体制造工艺，进一步包括毯式地淀积层间电介质层(ILD)应激物，其中，所述ILD应激物与所述源/ 漏应激物的侧壁相邻。8. 根据权利要求7所述的半导体制造工艺，其中，淀积所述ILD应 激物的步骤包括淀积应变的氮化硅。9. 根据权利要求3所述的半导体制造工艺，其中，所述半导体衬底包括硅，并且其中填充所述源/漏凹陷的步骤包括外延生长半导体源/漏结构，其中，所述半导体源/漏结构的晶格常数不同于硅的晶格常数。10. 根据权利要求9所述的半导体制造工艺，其中，所述半导体源 /漏应激物包括锗含量在约10%到50%的范围内的硅锗化合物。11. 根据权利要求9所述的半导体制造工艺，其中，所述半导体源 /漏应激物包括碳含量在约0.5%到5%的范围内的硅碳化合物。12. —种集成电路，包括第一和第二凹陷的隔...

【专利技术属性】
技术研发人员：张达，万司H亚当斯，比希安阮，保罗A格吕多斯基，
申请(专利权)人：飞思卡尔半导体公司，
类型：发明
国别省市：US[美国]