绝缘栅半导体器件及其新型自对准制造方法技术

一种绝缘栅半导体器件，包括具有顶表面的半导体基板（１）和从分层结构（２）在顶表面上形成的绝缘栅（２１，２２），上述分层结构（２）包括至少一个电绝缘层（２２），其中分层结构（２）的至少一个条（４１，４２）被设置在绝缘栅（２１，２２）边缘与第一主接触之间的顶表面的区域上。一种用于绝缘栅半导体器件的制造方法，包括以下步骤：在所述分层结构（２）中形成单元窗（３），形成至少一个过程掩模（５１），其部分地覆盖单元窗（３），并延伸以至少部分覆盖分层结构的所述至少一个条（４１，４２），所述至少一个条（４１，４２）起到用于至少一个过程掩模（５１）的边缘的作用。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及半导体器件领域。它具体涉及用于生产绝缘栅半导体器件 的方法和绝缘栅半导体器件。
技术介绍
为制造现有技术绝缘栅双极晶体管(IGBT)单元中的阴极，浅基区 和源区通常借助于自对准过程形成在半导体基板中，其中源区被设置在基 区的一部分内。通过使用要在将来的器件中用作栅的多晶硅层作为在形成 这些区中需要的掺杂步骤的硬掩模，亦即通过经由在掺杂歩骤被执行之前 必须被形成在多晶硅层中的单元窗进行掺杂，这可以被实现。各种拓扑对 于IGTB单元是常见的，特征在于单元窗的形状，其可以是线形的，圆形 的，正方形的，等等。通常，多个单元形成在一个公用半导体基板上。然 而，如果需要IGBT单元具有与一般可用的半导体晶片可比的尺寸，则可 以形成每半导体基板仅一个单个的单元。掺杂通常通过跟随有后续扩散步 骤的注入来完成，但是也可以通过单独的扩散和/或注入或通过其它方法完 成。为向IGBT提供改进的安全工作区域(SOA)，特别是对于额定值超 过2000V的高电压器件，经常使用复合的基区。除上述浅基区之外上述复 合的基区还包括深基区，其中浅基区和深基区彼此部分重叠，深基区比浅 基区更窄且更高地被掺杂，亦即在平行于多晶硅层的至少一个方向上具有 更小的尺度。为了添加深基区，因此需要部分掩蔽单元窗的掺杂掩模。如 果要获得最优的器件性能，这个掺杂掩模必须相对于单元窗被精确对准。未对准将导致阈电压的不可控偏移和SOA能力的潜在减小。需要精确掩模对准的另一个过程步骤是源接触的形成。如果接触掩模 未对准，则在源接触和沟道之间的源区的宽度将偏离对应的设计值。然而如果源区的宽度遍及IGBT单元而变化，将导致短路能力的降级。
技术实现思路
本专利技术的目的是提供一种用于制造上述类型的绝缘栅半导体器件单 元的方法，其允许一方面深基区和/或源接触和另一方面源区和/或浅基区 和/或单元窗之间的精确对准，并提供一种绝缘栅半导体器件单元，其中由 于未对准，特别是源接触未对准而引起的性能降级将被减小。为实现这个目的，提出一种制造绝缘栅半导体器件单元的方法，包括如下步骤在半导体基板的阴极侧上的分层结构中形成单元窗，所述 分层结构包括所述半导体基板的顶部上的氧化物层和所述氧化物层的顶 部上的多晶硅层，所述单元窗通过部分地向下去除所述分层结构直至所 述基板而形成，留下所述分层结构的至少两个隔离条保留在所述单元窗 内，所述隔离条把所述单元窗划分成位于所述隔离条和所述单元窗的外 边缘之间的外单元窗区和位于所述隔离条之间的内单元窗区；通过如下 在所述半导体基板中形成第一和第二掺杂区分别将过程掩模应用到所 述内或外单元窗区，并且经由另一个、未被覆盖的单元窗区把掺杂物注 入到所述基板中；其特征在于，在单元窗形成步骤之中或之后，通过进一歩向下去除一些所述分层结构直至所述基板，在所述隔离条中形成开口；通过经由所述开口将掺杂物注入到所述基板中，在所述开口之下的 所述半导体基板中形成第三掺杂区；为最终的绝缘栅半导体器件单元保 留所述至少两个隔离条。在本专利技术的方法中，单元窗在分层结构中形成，所述分层结构以如此 方式被设置在半导体基板的顶表面上以使在单元窗之内保留分层结构的 至少一个条。对于需要对单元窗部分掩蔽的后续过程步骤，至少第一过程掩模被以如此方式形成以使至少一个第一条充当用于所述第一过程掩模 的第一边缘。这具有如下优点，即用于上述至少一个附加的后续过程步骤 的第一过程掩模边缘的位置相对于单元窗被精确限定。有利地，至少一个 附加层，具体为氧化物层或用于添加过程掩模的底料，可被如此设置以使 其在过程掩模被添加之前至少部分覆盖上述至少一个条和/或围绕单元窗 的分层结构的主要部分。在本专利技术方法的优选变化中，至少第一条被形成为隔离的条，亦即不 触及围绕单元窗的分层结构的主要部分。如果分层结构包括至少一个电传 导层，将没有电连接因此保留在围绕单元窗的电传导层的第一、主要部分 和包括所述第一条的电传导层的第二部分之间。当器件在工作中时电传导 层的第二部分将因此不是电激活的。这具有如下优点，即改进了对在制造 IGBT单元时形成发射极接触所需的后续蚀刻步骤期间的潜在栅-发射极短接问题的过程敏感性(process sensitivity)。在本专利技术方法的优选变化中，第一过程掩模起到用于添加深基区的掺 杂掩模的作用。通过借助所存在的掺杂掩模，用第一传导性类型的掺杂物 进行掺杂，优选地通过带有后续扩散的注入，来形成深基区。这具有如下 优点，即深基区相对于所述第一条被精确对准。优选地，掺杂掩模被随后 去除，并且在后续过程步骤中，优选地分别通过第一和第二传导类型的掺 杂物的带有后续扩散的注入来形成浅基区和源区。上述深和浅基区及源区 将因而相对于彼此被精确对准。在本专利技术方法的另一个优选实施例中，第一过程掩模起到接触掩模的 作用。在接触掩模形成前通过用第二传导性类型的掺杂物经由单元窗的掺 杂来添加源区。继而一旦接触掩模就位，第一主接触通过经由源区的蚀刻 而形成。导致单元窗内的第一主接触的精确对准。在本专利技术方法的另一个优选变化中，第一过程掩模起到掺杂掩模的作 用。在去除第一过程掩模和许多中间过程步骤后，第二过程掩模被以如此 方式添加以使所述条再次充当用于所述第二过程掩模的边缘，其优选地起到接触掩模的作用。还提出一种绝缘栅半导体器件，包括分层结构，其位于半导体基板 的基本为平面的阴极侧上，所述分层结构被设置在单元窗周围并形成绝缘 栅，该绝缘栅包括所述半导体基板的顶部上的氧化物层和所述氧化物层的 顶部上的多晶硅层；第一传导性类型的第一掺杂区，其延伸到所述单元窗 的中心之下的基板中；第一传导性类型的第二掺杂区，具体为浅基区，其 与所述第一掺杂区相邻，延伸到单元窗的外边缘之下的半导体基板中；至少一个第二传导性类型的第三掺杂区，具体为源区，其与所述第一掺杂区相邻，部分延伸到所述第二掺杂区中；以及第一主接触，其设置在顶表面 上，电连接于所述第一掺杂区和所述第三掺杂区。特征在于，至少两个隔 离条被设置在单元窗内、绝缘栅和第一主接触之间，把单元窗划分为外单 元窗区和内单元窗区，所述外单元窗区位于隔离条和绝缘栅之间和第三掺 杂区之上，并且所述内单元窗区位于隔离条之间并包括主接触；所述条包 括半导体基板顶部上的氧化物层和氧化物层顶部上的多晶硅层；在于，所 述两个条包括开口；并且在于，第三掺杂区延伸到开口之下的基板中，将 外单元窗区之下的第三掺杂区电连接到第一主接触。在上述半导体器件中，分层结构的至少一个条被设置在栅边缘和第一 主接触之间的半导体基板的顶表面的第三区域上。这具有如下优点，即相 比于现有技术的半导体器件，由相对于栅边缘的第一主接触的潜在未对准 导致的短路能力的降级将被减小。在本专利技术的半导体器件的优选实施例中，分层结构的电传导层的第二 部分被电连接于第一主接触，所述电传导层的第二部分包括至少一个条。 这样，由未对准导致的短路能力的降级可被完全消除。根据本专利技术的一个方面，提供了一种制造绝缘栅半导体器件单元的方 法，包括如下步骤在半导体基板的阴极侧上的分层结构中形成单元窗， 所述分层结构包括所述半导体基板的顶部上的氧化物层和所述氧化物层 的顶部上的多晶硅层，所述单元窗通过如下而形成向下部分地去除所述分层结构至基板本文档来自技高网...

【技术保护点】
一种制造绝缘栅半导体器件单元的方法，包括如下步骤：　在半导体基板（１）的阴极侧上的分层结构（２）中形成单元窗（３），所述分层结构包括所述半导体基板（１）的顶部上的氧化物层（２２）和所述氧化物层（２２）的顶部上的多晶硅层（２１），　 　所述单元窗通过部分地向下去除所述分层结构直至所述基板而形成，留下所述分层结构的至少两个隔离条（４１，４２）保留在所述单元窗内，　所述隔离条（４１，４２）把所述单元窗（３）划分成位于所述隔离条和所述单元窗的外边缘之间的外单元窗区和位于 所述隔离条之间的内单元窗区；　通过如下在所述半导体基板中形成第一和第二掺杂区（１１，１２）：分别将过程掩模应用到所述内或外单元窗区，并且经由另一个、未被覆盖的单元窗区把掺杂物注入到所述基板中；　其特征在于，　在单元窗形成步 骤之中或之后，通过进一步向下去除一些所述分层结构直至所述基板，在所述隔离条（４１，４２）中形成开口（４１１，４２１）；　通过经由所述开口（４１１，４２１）将掺杂物注入到所述基板中，在所述开口（４１１，４２１）之下的所述半导体基板中形成 第三掺杂区（１３）；　为最终的绝缘栅半导体器件单元保留所述至少两个隔离条（４１，４２）。...

【技术特征摘要】
EP 2002-12-10 02406086.51. 一种制造绝缘栅半导体器件单元的方法，包括如下步骤在半导体基板(1)的阴极侧上的分层结构(2)中形成单元窗(3)，所述分层结构包括所述半导体基板(1)的顶部上的氧化物层(22)和所述氧化物层(22)的顶部上的多晶硅层(21)，所述单元窗通过部分地向下去除所述分层结构直至所述基板而形成，留下所述分层结构的至少两个隔离条(41，42)保留在所述单元窗内，所述隔离条(41，42)把所述单元窗(3)划分成位于所述隔离条和所述单元窗的外边缘之间的外单元窗区和位于所述隔离条之间的内单元窗区；通过如下在所述半导体基板中形成第一和第二掺杂区(11，12)分别将过程掩模应用到所述内或外单元窗区，并且经由另一个、未被覆盖的单元窗区把掺杂物注入到所述基板中；其特征在于，在单元窗形成步骤之中或之后，通过进一步向下去除一些所述分层结构直至所述基板，在所述隔离条(41，42)中形成开口(411，421)；通过经由所述开口(411，421)将掺杂物注入到所述基板中，在所述开口(411，421)之下的所述半导体基板中形成第三掺杂区(13)；为最终的绝缘栅半导体器件单元保留所述至少两个隔离条(41，42)。2.如权利要求1所述的制造绝缘栅半导体器件单元的方法，其中包 括形成将第一和第三掺杂区(11， 13)电连接的第一主接触(6);以及在所述第一主接触(6)和至少一个所述隔离条(41， 42)之间建立 电接触。3. —种绝缘栅半导体器件，包括分层结构(2)，位于半导体基板(1)的基本为平面的阴极侧上，所 述分层结构被设置在单元...

【专利技术属性】
技术研发人员：穆纳福拉希莫，克里斯托夫冯阿克斯，
申请(专利权)人：ABB瑞士有限公司，
类型：发明
国别省市：CH[瑞士]