可编程逻辑器件中结构的规则性制造技术

公开了一种具有结构规则性的可编程逻辑器件。例如，可编程逻辑器件可以包括多个相似的异构逻辑块。用户的设计可以在第一组异构逻辑块中实现。用户的设计可以被移动或复制到第二组异构逻辑块。更具体地，与第一组异构逻辑块中的用户的设计的实现相关联的路由、定时和/或布置信息可用于实现第二组异构逻辑块中的用户的设计。的用户的设计。的用户的设计。

【技术实现步骤摘要】
【国外来华专利技术】可编程逻辑器件中结构的规则性


[0001]本专利技术的各方面总体涉及可编程逻辑器件，特别涉及可编程逻辑器件内的结构的规则性。

技术介绍

[0002]可编程逻辑器件(PLD)是公知的通用器件，其可以由用户编程以实现多种所选功能。PLD的一个示例是现场可编程门阵列(FPGA)。FPGA可以包括可配置逻辑块的阵列、多个输入/输出块、以及块RAM元件，该块RAM元件通过可编程互连结构被选择性地彼此连接。
[0003]用户可以用一个或多个软件设计工具来捕获PLD设计。软件设计工具允许用户指定PLD的期望功能和/或行为。用户的设计可以针对或指定PLD内的一个或多个特定逻辑块以实现期望的功能和/或行为。附加地，软件设计工具可以模拟、放置和路由用户的设计，并且生成相关联的配置文件。配置文件可以是用户的设计的逐位表示，当PLD通电时，该配置文件可用于编程PLD内的可配置元件。
[0004]在某些情况下，用户的PLD设计可以包括设计核心。设计核心可以实现例如特定功能或特征，该特定功能或特征可以包含PLD的数个逻辑块、输入/输出块、RAM元件等。设计核心(特别是大型和复杂的设计核心)可能需要大量的设计时间来通过软件设计工具进行描述和实现。例如，输入、模拟(例如，验证定时和/或工作频率)、放置和路由特定的设计核心可能需要数小时或数天。
[0005]在某些情况下，用户可能希望“重新定位”设计核心。重新定位设计核心可以包括改变设计核心在PLD内的位置，或者在某些情况下，将设计核心完全移动到不同的PLD。传统方法可能需要用户重新运行软件设计工具以指定新的设计核心位置，模拟、放置和路由更新后的设计。重新运行设计工具(特别是当设计核心较大和/或复杂时)可能不利地增加设计时间。因此，需要一种更有效的方法来重新定位PLD内的全部或部分设计，同时提供可预测的定时和/或最大工作频率。

技术实现思路

[0006]提供本概述以便以简化形式介绍将在以下详细描述中进一步描述的一些概念。本概述不旨在标识所要求保护的主题的关键特征或必要特征，也不旨在限制所要求保护的主题的范围。
[0007]本专利技术的各方面涉及关于可编程逻辑器件的配置数据重用。可编程逻辑器件可以包括多个几乎相同的异构逻辑块。在第一异构逻辑块内所实现的设计的配置数据可以被重新用于在第二异构逻辑块内实现该设计。示例可编程逻辑器件可以包括多个异构逻辑块，每个异构逻辑块包括数字信号处理块、可编程逻辑块和耦合到每个异构逻辑块的平台管理控制器的相同配置。平台管理控制器可以被配置为实现第一异构逻辑块中的设计核心。平台管理控制器还可以在第二异构逻辑块中实现设计核心，并且接收第一比特流以配置第一异构逻辑块和第二异构逻辑块。该系统还可以包括处理设备，该处理设备被配置为用于生
成比特流。
[0008]公开了一种示例系统，其可以包括可编程逻辑器件，该可编程逻辑器件包括多个异构逻辑块，每个异构逻辑块包括数字信号处理块、可编程逻辑块和耦合到每个异构逻辑块的平台管理控制器的相同配置。平台管理控制器可以被配置为实现第一异构逻辑块中的设计核心。此外，平台管理控制器可以在第二异构逻辑块中实现设计核心，并且还可以包括处理设备，该处理设备被配置为生成第一比特流和第二比特流。
[0009]本文所公开的实例方法可用于生成可编程逻辑器件的比特流。所述方法可以包括：生成包括第一配置数据的第一比特流以在可编程逻辑器件的第一异构逻辑块中实现第一设计。第一比特流可以包括第一标识符，用于将第一配置数据与第一异构逻辑块相关联。该方法可以包括生成包括第一配置数据的第二比特流，用于在可编程逻辑器件的第二异构逻辑块中实现第一设计。第二比特流可以包括第二标识符，用于将第一配置数据与第一异构逻辑块相关联。
附图说明
[0010]示例性实施例通过示例的方式示出，并且不旨在由附图的图形限制。在整个附图和说明书中，相同的附图标记表示相同的元件。
[0011]图1示出了示例可编程逻辑器件的框图。
[0012]图2是异构逻辑块的框图。
[0013]图3A和图3B示出了图示在具有多个异构逻辑块的可编程逻辑器件内复制或移动设计核心的示例操作的框图。
[0014]图4示出了示例处理设备的框图。
[0015]图5示出了描绘用于生成比特流的示例性操作的说明性流程图。
具体实施方式
[0016]在以下描述中，阐述了许多具体细节(诸如具体部件、电路和过程的示例)以提供对本公开的透彻理解。这里使用的术语“耦合(coupled)”意味着直接耦合到或通过一个或多个中间部件或电路耦合。此外，在以下描述中出于解释的目的，阐述了具体术语和/或细节以提供对示例实施例的透彻理解。然而，对于本领域技术人员显而易见的是，可以不需要这些具体细节来实践示例性实施例。在其他实例中，以框图形式示出了公知的电路和设备，以避免使本公开不清楚。通过这里描述的各种总线所提供的任何信号可以与其它信号时分复用，并且可以由一个或多个公共总线来提供。此外，电路元件或软件块之间的互连可以被示为总线或单个信号线。每个总线可以备选地是单信号线，并且每个单信号线可以备选地是总线，并且单线或总线可以表示用于部件之间通信的无数物理或逻辑机制中的任何一个或多个。示例性实施例不应被解释为限于本文所述的具体示例，而是在其范围内包括由所附权利要求限定的所有实施例。
[0017]可编程逻辑器件的一些或全部设计的重新定位和/或重用在设计时间方面可能是代价高昂的。例如，用户可以重新执行软件设计工具以重新定位用户的设计、编译、放置、路由和生成新的配置数据。基于用户的设计的大小和/或复杂性，软件设计工具的重新执行可能需要几分钟、几小时、或者在某些情况下需要几天来完成。
[0018]本专利技术的各方面可以通过使用多个异构逻辑块实现可编程逻辑器件来减少与重新定位和/或重用现有设计相关联的设计时间。在一个实施例中，异构逻辑块可以包括多个逻辑元件(包括可编程逻辑、RAM)和一个或多个专用计算块(例如数字信号处理块)。每个异构逻辑块的内容和布置可以基本上彼此相似。以此方式，可以在异构逻辑块中的一个异构逻辑块内实现的设计可以容易地在任何其它异构逻辑块中移动或复制。在一些实施方式中，跨越两个或更多个异构逻辑块的设计也可以被重新定位和/或复制到另外的两个或更多个异构逻辑块。
[0019]图1示出了示例可编程逻辑器件(programmable logic device，PLD)100的框图。PLD 100可以包括：处理器系统110、平台管理控制器(PMC)120、片上网络(network
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on
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chip，NoC)控制器130，NoC通信结构135和多个异构逻辑块140－147。在一些实施方式中，PLD 100可以包括比图1的示例中描述的逻辑元件或逻辑块更少、更多或不同的逻辑元件或逻辑块。为了简单起见，一些逻辑块或元件可能没有示出。例如，PLD 100可以包括输入/输出块、时钟分配块和/或其它逻辑块。
[0020]本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种设备，包括：多个异构逻辑块，每个所述异构逻辑块包括可编程逻辑块的相同配置；以及平台管理控制器，所述平台管理控制器被耦合到每个所述异构逻辑块中，并且被配置为：接收用于设计核心的配置数据；使用所述配置数据，在所述多个异构逻辑块中的第一异构逻辑块中实现所述设计核心；以及使用所述配置数据，在所述多个异构逻辑块中的第二异构逻辑块中实现所述设计核心。2.根据权利要求1所述的设备，其中所述第一异构逻辑块和所述第二异构逻辑块还包括：片上分组化数据通信接口，所述片上分组化数据通信接口被配置为发送和接收数据。3.根据权利要求1所述的设备，其中在所述第二异构逻辑块中实现的所述设计核心重用在所述第一异构逻辑块中实现的所述设计核心的布置、路由或定时信息中的至少一个。4.根据权利要求1所述的设备，其中所述配置数据包括用于配置所述第一异构逻辑块的第一部分、以及用于配置所述第二异构逻辑块的第二部分。5.根据权利要求4所述的设备，其中所述配置数据的所述第一部分包括用于标识所述第一异构逻辑块的第一标识符，并且所述配置数据的所述第二部分包括用于标识所述第二异构逻辑块的第二标识符。6.根据权利要求1所述的设备，其中所述设计核心跨越所述多个异构逻辑块中的两个或更多个异构逻辑块。7.一种系统，包括：处理器件，所述处理器件被配置为生成第一配置数据；以及第一可编程逻辑器件，包括：多个异构逻辑块，每个所述异构逻辑块包括可编程逻辑块的相同配置；以及平台管理控制器，所述平台管理控制器被耦合到每个所述异构逻辑块中，并且被配置为：接收用于设计核心的第一配置数据；使用所述第一配置数据，在所述多个异构逻辑块中的第一异构逻辑块中实现所述设计核心；以及使用所述第一配置数据，在所述多个异构逻辑块中的第二异构逻辑块中实现所述设计核心。8.根据权利要求7所述的系统，其中所述第一异构逻辑块和所述第二异构逻辑块还包括片上分组化数据...

【专利技术属性】
技术研发人员：M，
申请(专利权)人：赛灵思公司，
类型：发明
国别省市：