在本发明专利技术的电阻式内存阵列中，包含的有基板、于该基板中的多个源极区域、以及连接该多个源极区域之导体，该导体系定位在相邻于该基板，以与多个源极区域一起形成共同源极。在一实施例中，该导体具有Ｔ形剖面的狭长金属体（ｅｌｏｎｇａｔｅｄ ｍｅｔａｌ ｂｏｄｙ）（３７８）。在另一实施例中，该导体系碟状（ｐｌａｔｅ－ｌｉｋｅ）金属体（７６６）。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术系大致有关内存器件，且详言之，系有关包含多个电阻式 内存器件之内存阵列。
技术介绍
图1系对一兆位(l-mega-bit)等级密度所提议之DRAM内存阵列 100之部分概略图式。该阵列100包含复数条字符线(两条显示在WLO, WL1处)及复数条位线(一条显示在BLO)。该阵列包含大量类似的内存 单元(两个内存单元MC0,MC1显示于图1中)。该内存单元MCO包含 具有连接至位线BL0之一极板(plate)COPl的电容C0，及连接至MOS 晶体管TO之汲极DO的另一极板C0P2。该字符线WLO系连接至该晶 体管TO之栅极G0。同样地，该内存单元MCI包含具有连接至位线 BLO之一极板C1P1之电容CI及连接至MOS晶体管Tl之汲极Dl的 另一极板C1P2。这些晶体管TO, Tl之源极SO, SI系连接一起，造成所 谓的共同源极(CS)内存阵列100。应了解，所显示及描述之该二单元之 MC0,MC1为在该阵列100中之大量此种内存单元之部分。各内存单元之资料储存机制系根据累积于电容中之电荷的存在或 缺乏。在电容中该电荷的存在或缺乏可藉由在该位线BLO中感测电流 之感测放大器SA(连接至位线BLO)来感测。图2系图1之结构的实施方式的剖面图。如图所示，图2之结构 包含P型硅半导体基板SS，其具有隔开n+个扩散区域n+l， n+2, n+3 于半导体中。该区域n+1及该区域n+2组成包含栅极氧化物与栅极 WLO(GO)之晶体管TO之汲极与源极，而该区域n+3与该区域n+2组成 包含栅极氧化物与栅极WL1(G1)之晶体管Tl之汲极与源极。多晶硅层 C0P2, C1P2系设置与该晶体管T0， Tl之个别的汲极区域n+l， n+3接 触，且设置如图所示之介电膜I将该层C0P2, C1P2从该晶体管T0， Tl 之栅极WLO与WL1隔开。金属层BLO在该介电膜I上形成。该介电膜I将该金属层BL0从该多晶硅层C0P2， C1P2隔开，使得金属层BLO 与层COP2形成电容C0，而金属层BL0与层C1P2形成电容Cl。该晶 体管TO, Tl共同使用之中央n+之区域n+2作为该晶体管TO, Tl之共同源极。图3系根据在晶体管之栅极至源极电压(VGS)中增加的步骤而图 标通过如上述阵列的晶体管之典型汲极至源极(IDS)之电流的图，用于 增加汲极至源极的电压(VDS)。若VDS及VGS维持相当低(例如VGS 限制到2V，而VDS限制到3V)，通过该晶体管之电流系限制为30微 安培(ua)。图4图标两端金属-绝缘体-金属(metal-insulator -metal, MIM)电阻 式半导体器件130。该内存器件130包含金属(例如铜电极132)、例如 在该电极132上且与该电极132接触之氧化铜的主动层134、以及例如 在该主动层134上且与该主动层134接触之铜电极136的金属。参考 图5，最初假设该内存器件130系未程序化，为了程序化该内存器件 130，将接地施加至电极132，而正电压施加至电极136，这样就能将 电位V^(程序化电位)施加跨越内存器件130从较高至较低电位而与电 极136至电极132同方向。 一旦移除此种电位，该内存器件130维持 导电或具有接通电阻(on-state resistance)之低电阻状态。在内存器件130处于其程序化(导电)状态之读取歩骤中，将电位 Vr(读取电位)施加跨越内存器件130从较高至较低电位而与电极136 至电极132同方向。此电位系低于施加跨越用于程序化之内存器件 130(见上述)的该电位Vpg。在此情况下，该内存器件130将立即导通电 流，此乃指示该内存器件130系处于程序化状态下。为了抹除内存器件130，将正电压施加至电极132，而将电极136 接地，这样就能将电位VJ抹除电位)施加跨越该内存器件130，从较 高至较低电位而与电极132至电极136同方向。在内存器件130处于其抹除(几乎不导电)状态之读取步骤中，将电 位Vr(读取电位)再次施加跨越内存器件130从较高至较低电位而如 上述与电极136至电极132同方向。由于主动层134(和内存器件130) 处于高电阻或几乎不导电的状态，该内存器件130将不会明显导通电 流，其乃指示该内存器件130系处于抹除状态下。图6系典型的电阻式内存器件阵列200之部分的概略图式。该阵 列200包含复数条字符线(在WL0， WL1处显示两条)及复数条位线(在 BL0处显示一条)。该阵列200包含许多的类似内存单元(图6中显示两 个内存单元M0, Ml)。该内存单元MO包含如上所述电阻式内存器件 RM0且如图4所示，其具有连接至位线BL0之一电极RM0E1，及连 接至MOS晶体管TO之汲极DO之另一电极RM0E2。该字符线WLO 系连接至晶体管TO之栅极GO。同样地，该内存单元Ml包含电阻式 内存器件RM1，其具有连接至位线BLO之一电极RM1E1，及连接至 MOS晶体管T1之汲极D1之另一电极RM1E2。这些晶体管T0,T1之 源极SO, Sl均连接一起，产生共同源极(CS)内存阵列。应该了解，所 显示及描述之两个单元Ml, M2系许多在阵列200中的此种内存单元的 部分。感测放大器SA系连接至位线。应该可看出图6之结构类似于图1之结构，但以电阻式内存器件 取代电容。图7图标图6之阵列200的较大部分，且该共同源极CS连接接地。 典型地，该阵列200的电阻式内存器件之程序化及抹除比上述DRAM 单元电流需要实质上更大的电流流过。此外，且参考图7，由于许多位 线连接至各字符线(例如，连接至字符线WLO之位线BLO至BL7或 于实际的实施方式中，连接至相同区块驱动线路超过256条位线以将 阵列区最小化)，可看出一但选取字符线(例如字符线WLO)，所有在位 线BLO至BL7中的电流将流经该共同源极CS用以接地。这些条件导 致该共同源极CS传送高位准的电流。在此种情况下，提供低共同源极 电阻是高度需要的，以减少其中的电压降(voltagedrop)，才能在适当的 位准下维持操作速度，且同样提供归因于该接地源极偏压条件之高晶 体管可驱动性，用以确保该阵列之高效能。因此，需要电阻式内存器件阵列，包含低电阻共同源极与高可驱 动性特征。
技术实现思路
大体而言，本专利技术之半导体器件包括基板、在基板中的多个源极 区域、以及连接该多个源极区域的狭长导体，该狭长导体沿着其长度定位在相邻于该基板，以与该多个源极区域一起形成共同源极。根据考虑以下之详细说明并结合附加的图式会更佳了解本专利技术。 从以下描述，在此
具有通常技艺者将立即明了，本专利技术所显 示及说明的实施例仅藉由最佳模式的示范来实现本专利技术。将如所了解， 在不脱离本专利技术之范畴下，本专利技术可有其它实施例，且其数个细节系 可修改及有各种明显之态样。因此，该等图式及详细说明在本质上将 视为举例说明且不作为限制。附图说明本专利技术之新颖特征据信的特性系如附加的申请专利范围所述。然 而，本专利技术本身(以及使用该较佳模式)及其进一歩目的与优点于藉由当 读取伴随附加图式时参考以下示范实施例的详细说明将会最佳了解，图1系DRAM内存阵列部分之概略图式；图2系图1之阵列之实施方式的剖面图3系经过图1之阵列之本文档来自技高网...
【技术保护点】
一种半导体器件，包括： 基板（３０２）； 在该基板（３０２）中的多个源极区域；以及 连接该多个源极区域的狭长导体（３７８），该狭长导体（３７８）沿着其长度相邻于该基板（３０２）被定位，从而与该多个源极区域一起形成共同源极。
【技术特征摘要】
【国外来华专利技术】US 2006-4-27 11/412,5741、一种半导体器件，包括基板(302)；在该基板(302)中的多个源极区域；以及连接该多个源极区域的狭长导体(378)，该狭长导体(378)沿着其长度相邻于该基板(302)被定位，从而与该多个源极区域一起形成共同源极。2、 如权利要求1所述的半导体器件，其中，该导体(378)包含与各该多 个源极区域接触的第一部分(378A)，以及连接至该第一部分(378A)以及 与该基板(302)分隔开的第二部分(378B)，该第二部分(378B)的剖面宽度 比该第一部分(378A)宽。3、 一种半导体器件，包括基板(302);在该基板(3 02)中的第 一 多个源极区域； 在该基板(302)中的第二多个源极区域；连接该第一多个源极区域以及定位在该基板(302)上的第一导体 (378);以及连接该第二多个源极区域以及定位在该基板(302)上的第二导体 (380)。4、 如权利要求3所述的半导体器件，其中，各该第一与第二导体(378， 380)具有狭长的实质上笔直的配置。5、 如权利要求4所述的半导体器件，其中，该第一与第二导体(378, 380) 是实质上平行以及为分隔开的关系。6、 一种半导体器件，包括基板(701);在该基板(701)中的第一多...
【专利技术属性】
技术研发人员：M田口，
申请(专利权)人：斯班逊有限公司，
类型：发明
国别省市：US[美国]
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