半导体元件制造技术

本发明专利技术的半导体元件包括一半导体基板。该半导体基板包括一第一反型区、一第二反型区及位于第一反型区与第二反型之间的一沟道区，位于沟道区和第一反型区及第二反型区上的一第一绝缘层，位于第一绝缘层上的一俘获层，位于俘获层上的一第二绝缘层。上述半导体元件还包括一控制栅极、一第一扩散区、一第二扩散区以及至少一次栅极，其中次栅极包括一第一次栅极与一第二次栅极，前述第一次栅极位于第一扩散区上方，前述第二次栅极位于第二扩散区上方，第一次栅极、第二次栅极和控制栅极都位于第二绝缘层上。

【技术实现步骤摘要】

本专利技术有关于一种储存元件，且特别是有关于一种利用次栅极的新的 快闪记忆体元件，并且该快闪记忆体元件利用由次栅极控制的反型区 (inversion region)来取^R/f诸存单元的扩散区(diff us ion region)。
技术介绍
储存元件可广泛地应用于非易失性地储存资料。上述储存元件例如包 j舌p食i卖i己忆体(read only memory, ROM)、可纟扁,呈p舉i卖i己十乙体(programmable ROM, PROM)、可〗察除可编程唯读记忆体(electrically programmable ROM, EPR0M)、 电性可擦除可编程唯读记忆体(electrically erasable programmable R0M， EEPROM)和快闪电性可4察除可编程唯读记忆体(Hash EEPROM)。快闪记忆体通常是指快闪电性可擦除可编程唯读记忆体，其一次 可擦除多个区块内的资料，而非一个比特的资料。快闪记忆体元件通常包括一个按行与列顺序排列的储存单元阵列。每 一个储存单元包括MOS晶体管结构，其中该晶体管包括栅极、漏极、源极 和位于漏极与源极之间的沟道。栅极与储存器阵列的字线相对应，漏极或源 极与储存器阵列的位线相对应。 一般的快闪记忆体单元通常包括由栅极和 沟道之间所提供的俘获层。俘获层是一种由多晶硅或介电质(例如为氮化 硅)所形成的浮置的栅极。当给储存单元的栅极、漏极和源极提供适当的偏 压时，电荷载体(电子或空穴)将可能穿隧地进入俘获层而被俘获层俘获，进 而编程该储存单元。因此，提供不同的偏压于储存单元的栅极、漏极和源 极，便可读取或擦除储存单元。
技术实现思路
本专利技术的目的及解决其技术问题还采用以下技术方案来实现。依据本 专利技术提出的一种半导体元件，其特征在于半导体元件包括一半导体基板，其 包括一第一反型区， 一第二反型区，位于第一反型区和第二反型区之间的一 沟道区，位于沟道区和第一反型区及第二反型区上的一第一绝缘层，位于第 一绝缘层上的一俘获层,位于俘获层上的一第二绝缘层。半导体元件还有一控制栅极， 一 第 一扩散区， 一第二扩散区以及至少 一次栅极，其中次栅极包 括一第一次栅极与一第二次栅极，前述第一次栅极位于第一扩散区上方，前 述第二次栅极位于第二扩散区上方，第一次栅极、第二次栅极和控制栅极都 位于第二绝缘层上。本专利技术的目的及解决其技术问题还采用以下技术措施来进一步实现。前述的半导体元件的半导体基板为n型。前述的半导体元件的控制栅极的材质包括多晶硅、金属或金属硅化物 或其组合。前述的半导体元件的次栅极的材质包括多晶硅、金属、金属硅化物或 其组合。前述的半导体元件还有一栅极介电层，位于次栅极以及第 一扩散区和 第二扩散区之间。前述的半导体元件的次栅极位于该第 一反型区、该第二反型区和该控 制栅一及上方。为让本专利技术的其他特征和优点能更明显易懂，下文特举较佳实施例，作 详细说明如下。并藉由结合上述的权利要求所提到的构件的组合，便可了解 本专利技术的特征和优点。此外，上述和随后的详细说明均作为本专利技术的一较佳实施例，用以解释 而非用以限定本专利技术。附图说明随附图式是本专利技术说明书的组成部分，辅助说明了本专利技术的实施例，并 结合说明书对本专利技术的特征、优点和原理进行详细地说明。 图l绘示为p型储存单元的单元结构图。 图2绘示为本专利技术第一实施例的储存单元的单元结构图。 图3A-3D为图2所示的储存单元的操作方法。 图4A绘示为本专利技术第二实施例的储存器阵列的平面示意图。 图4B绘示为图4A所示的本专利技术第二实施例的沿A-A，方向的储存器阵 列的剖面示意图。图4C-4G为图4A和图4B所示的本专利技术第二实施例的储存器阵列的操 作方法。图5绘示为本专利技术第三实施例的储存单元的剖面示意图。 图6A绘示为本专利技术第四实施例的储存器阵列的平面图。 图6B绘示为图6A所示的本专利技术第四实施例的沿B-B，方向的储存器阵 列的剖面示意图。图7A-7C为本专利技术第一实施例的储存单元的制程。 图8A-8B为本专利技术第三实施例的储存单元的制程。100储存单元102:n型半导体基板104扩散区/源极106:扩散区/漏^L108沟道区110:第一绝缘层112/,力py 件狄层114:第二绝缘层116控制栅极200:储存单元202半导体基板204:扩散区206扩散区208:栅极结构210第一绝缘层210，:第一氧化物层212件狄层212，:氮化物层214第二绝缘层214，:第二氧化物层216.控制栅极218:次栅极220:栅极介电层222:绝缘间隙壁224:反型区225:反型区226:沟道区228:浅p型区229:浅p型区230:MOS晶体管232.p型沟道234:元件绝缘区400-储存器阵列402:扩散区404:扩散区500:多比特储存单元502半导体基板504:扩散区506扩散区508:第一绝缘层510件拔层512:第二绝缘层514控制4册极516:反型区518反型区520:沟道区522次栅极524:次栅极526.绝缘间隙壁528:元件绝缘区600:储存器阵列602:扩散区604:扩散区具体实施例方式为让本专利技术的上述和其他目的、特征和优点能更明显易懂，下文特举较 佳实施例，并配合所附图式，作详细说明如下。在图式中，相同元件符号乃是 代表相同或类似的元件。对于利用载体穿隧的方法来实现编程和擦除的操作的储存元件而言，电子穿隧法比空穴穿隧法的效率更高。因此，由p型MOS晶体管所形成的储存 单元的编程速度通常比由n型MOS晶体管所形成的储存单元的编程速度更 快，并且在编程时，由p型MOS晶体管所形成的储存单元仅需要更低的电压，其中由p型M0S晶体管所形成的储存单元乃是利用带间穿隧促使热电子注入 (band-to-band tunneling induced hot electron injection, BTB丁鹏。图1 绘示为一种利用BTBTHE所形成的p型储存元件的示意图。如图1所示，储存单元100形成于n型半导体基板102上，并且储存单 元100包括两个p型扩散区104和106、位于扩散区104和106之间的一沟 道区108、第一绝缘层110、俘获层112、第二绝缘层114和控制栅极116。 储存单元100为p型M0S晶体管，并且将扩散区104和106分别作为其源极 和漏极。藉由提供适当的偏压给控制栅极116、扩散区104和106，电子便 会穿过俘获层112，从而编程或擦除储存单元100。俘获层112由介电质(例如氮化硅)所形成。因此，电子穿隧进入俘获 层112后将变得相对地稳定。藉由控制栅极116、源极104和漏极106上的 偏压，便可控制电子穿隧进入俘获层112的部分。从而，俘获层112可以分 成两部分，其中第一部分邻近源极104，第二部分邻近漏极106,并且每一部 分用于储存一比特的资料。第一部分和第二部分可分别被编程、读取或擦 除。例如，藉由提供5V的电压给控制闸116、提供-5V的电压给源极104和 提供0V的电压给漏极106，则可对第一部分进行编程。储存单元100的扩散区104和106为区，并且在储存单元100的制造 过程中，其结构很难控制。例如，当沟道108相当地短时，硼离子的横向扩散 将降低储存单元1本文档来自技高网...

【技术保护点】
一种半导体元件，其特征在于包括：　一半导体基板，包括：　一第一反型区，　一第二反型区，　一沟道区，位于该第一反型区和该第二反型区之间；　一第一绝缘层，位于该沟道区和该第一反型区及该第二反型区上；　一俘获层 ，位于该第一绝缘层上；　一第二绝缘层，位于该俘获层上；　一控制栅极；　一第一扩散区；　一第二扩散区；以及　至少一次栅极，其中该次栅极包括一第一次栅极与一第二次栅极，该第一次栅极位于该第一扩散区上方，该第二次栅极 位于该第二扩散区上方，该第一次栅极、该第二次栅极和该控制栅极都位于该第二绝缘层上。

【技术特征摘要】
US 2005-4-7 11/100,5181. 一种半导体元件，其特征在于包括一半导体基板，包括一第一反型区，一第二反型区，一沟道区，位于该第一反型区和该第二反型区之间；一第一绝缘层，位于该沟道区和该第一反型区及该第二反型区上；一俘获层，位于该第一绝缘层上；一第二绝缘层，位于该俘获层上；一控制栅极；一第一扩散区；一第二扩散区；以及至少一次栅极，其中该次栅极包括一第一次栅极与一第二次栅极，该第一次栅极位于该第一扩散区上方，该第二次栅极位于该第二扩散区上方，该第一次栅极、该第二次栅极和该控制栅...

【专利技术属性】
技术研发人员：吕函庭，吴旻达，赖二琨，施彦豪，何家骅，谢光宇，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：71[中国|台湾]