半导体薄膜的选择性外延形成制造技术

通过重复均厚淀积和选择性刻蚀的循环工艺在半导体窗口（１１４）中选择性形成外延层（１２５）。均厚淀积阶段在绝缘区（１１２）如场氧化物上留下非外延材料（１２０），而选择性刻蚀阶段优先去除非外延材料（１２０），同时周而复始地增进淀积的外延材料（１２５）。相对于在绝缘体（１１２）上不发生淀积的选择性工艺，该外延材料（１２５）的质量得到改善。在该工艺的刻蚀阶段中使用锗催化剂可以帮助增大刻蚀速率并且便于在整个循环中经济地维持等温和／或等压条件。通过使用丙硅烷、在绝缘区（１１２）之上形成无定形材料（１２０）以及最小化每个淀积阶段中无定形材料与外延材料的厚度比，可以提高产量和质量。

【技术实现步骤摘要】
【国外来华专利技术】
0003本专利技术一般地涉及在半导体工艺中淀积含硅材料，并且更具体 地涉及在半导体窗口上选择性形成含硅材料。
技术介绍
0004在形成集成电路时，在选择的位置诸如场氧隔离区之间的有源 区平台中，或甚至更特别地在定义的源区和漏区上经常需要外延层。尽 管在淀积后可以从场氧隔离区上选择性去除非外延(无定形的或多晶的) 材料，但典型地认为更有效的是同时提供化学气相淀积(CVD)和刻蚀 化学药品，并调整条件以导致绝缘区上的净淀积和暴露的半导体窗口上 的净外延淀积为零。被称为选择性外延CVD的这一工艺利用在绝缘体如 二氧化硅或氮化硅上的典型半导体淀积工艺的缓慢晶核形成。这一选择 性外延CVD还利用了与外延层的易受影响性相比，无定形和多晶材料对 刻蚀剂的自然更大的易受影响性。0005需要选择性外延形成半导体层的很多情形的示例包括用于产生 应变或张力(strain)的许多方案。半导体材料诸如硅、锗和硅锗合金的电学特性受到材料应变程度的影响。例如，硅在拉伸应变的情况下展现 出增强的电子迁移率，而硅锗在压应变的情况下展现出增强的空穴迁移 率。增强半导体材料性能的方法具有相当大的重要性并有可能应用于各 种半导体工艺应用中。半导体工艺典型地用于要求特别严厉的质量需求 的集成电路加工，以及各种其它领域。例如，半导体工艺技术还用于加工利用大量科技的平板显示器，以及用于加工微机电系统(MEMS)。0006用于在含硅和含锗的材料中诱导应变的许多方法关注于开发不 同晶体材料之间的晶格常数的差异。例如，晶体锗的晶格常数是5.65A， 晶体硅是5.43lA，而金刚石是3.567A。各向异性外延涉及以某种方式在 不同晶体材料上淀积特定晶体材料的薄层，以使淀积层采用下面单晶材 料的晶格常数。例如，利用这一方法应变的硅锗层可以通过在单晶硅衬 底上的各向异性外延淀积来形成。因为锗原子稍微大于硅原子，但是淀 积的各向异性外延硅锗受到它下面更小的硅的晶格常数的限制，硅锗被 压应变到一程度，该程度随锗含量而发生变化。典型地，随着硅锗中的 锗含量增大，硅锗层的带隙从纯硅的1.12 eV单调减小到纯锗的0.67 eV。 在另一个方法中，通过在稀疏的硅锗层上各向异性外延淀积硅层来提供 薄的单晶硅层中的拉伸应变。在这一示例中，各向异性外延淀积的硅发 生应变是因为其晶格常数受到它下面的稀疏硅锗的更大晶格常数的限 制。拉伸应变的各向异性外延硅典型地表现出增大的电子迁移率。在这 两种方法中，应变是在加工成器件(例如晶体管)之前的衬底级发展出 来的。0007在这些示例中，通过用硅原子替代晶格结构中的其它原子来将 应变引入到含单晶硅的材料中。这一技术通常被称为替代掺杂。例 如，用锗原子取代单晶硅晶格结构中的一些硅原子可在最终的取代性惨 杂单晶硅材料中产生压应变，因为锗原子大于它们所替代的硅原子。有 可能通过用碳取代掺杂来将拉伸应变引入到单晶硅中，因为碳原子小于 它们所替代的硅原子。额外的细节在Smcon-Germanium Carbon Alloy, Taylor and Francis, pp. 59-89 (New York 2002)的第3章、Judy L. Hoyt的 Substitutional Carbon Incorporation and Electronic Characterization of Sh—yCy/Si and Heterojimctions中提供，其公开内容通过参考合并于此，9并在本文中被称为Hoyt文献。然而非取代性杂质不会引入应变。0008类似地，电掺杂剂也应该取代合并到外延层中以便具有电活性。 掺杂剂在淀积时被合并或者它们需要进行退火以达到所需的取代水平和 掺杂剂活化程度。因为退火要消耗加热预算，所以原位掺杂用于调整晶 格常数的杂质或电掺杂剂常常优选于接着退火的非原位掺杂以将掺杂剂 合并到晶格结构中。然而，在实践中，原位取代性掺杂被淀积过程中非 取代性合并杂质的趋势变得复杂，该趋势例如通过以域或群有空隙地合 并到硅中，而不是取代栅格结构中的硅原子。非取代性掺杂使得例如硅 的碳掺杂、硅锗的碳掺杂、硅和硅锗的电活性掺杂剂掺杂变得复杂。如 Hoyt文献的第73页的图3.10所示，现有淀积方法已经用于使晶体硅具 有原子数百分比高达2.3%的原位掺杂取代性碳含量，这对应于超过5.4A 的栅格间距和小于l.OGPa的张应力。
技术实现思路
0009根据本专利技术的另一方面，提供用于在半导体窗口中选择性形成半 导体材料的方法。该方法包括在化学气相淀积室中提供衬底，其中该衬底 包括绝缘表面和单晶半导体表面。在该衬底的绝缘表面和单晶半导体表面 上均厚淀积半导体材料，从而使绝缘表面上的非外延半导体材料与单晶半 导体表面上的外延半导体材料的厚度比率小于大约1.6:1。从绝缘表面上选 择性去除非外延半导体材料，其中在化学气相淀积室中进行均厚淀积和选 择性去除。0010根据本专利技术的另一方面，提供用于选择性形成外延半导体材料的 方法。均厚淀积半导体材料，以在衬底的单晶半导体区上形成外延材料， 并在该衬底的绝缘区上形成非外延材料。通过将均厚淀积的半导体材料暴 露于刻蚀化学物质以从绝缘区上选择性去除非外延材料，该刻蚀化学物质 包括卤化物源和锗源。重复至少一次均厚淀积和选择性去除。0011根据本专利技术的另一方面，提供用于在衬底上的选择位置中形成 含硅材料的方法。该方法包括提供衬底，该衬底具有暴露在场氧隔离区 之间的单晶半导体窗口。通过使丙硅垸流动经过该衬底，在单晶材料的 窗口和场氧隔离区之上均厚淀积含硅材料。从场氧隔离区上选择性去除含硅材料。在多个循环中重复均厚淀积和选择性去除。0012根据本专利技术的另一方面，提供用于选择性形成外延半导体材料的 方法。所述方法包括提供带有绝缘区和其中形成有半导体窗口的衬底。在 绝缘区上淀积无定形半导体材料，并在半导体窗口上淀积外延半导体材料。 从绝缘区上选择性刻蚀无定形半导体材料，而在半导体窗口中留下至少一 些外延半导体材料。在多个循环中重复均厚淀积和选择性去除。附图说明0013结合附图举例说明本文所公开的方法和系统的示例性实施例， 这仅是为了举例说明。附图包括以下图形，其中相同的标号指示相同的 部件。0014图1是图示说明用于选择性形成外延半导体层的工艺的流程图， 该工艺利用在混合衬底的凹陷源/漏区中淀积掺杂碳的硅薄膜的特定示0015图2是局部成形的半导体结构的示意图，其包括形成于半导体 衬底中的图案化绝缘体区。0016图3是实施在混合衬底表面上均厚淀积掺杂碳的硅薄膜之后图2 的局部成形半导体结构的示意图。0017图4是实施选择性化学气相刻蚀工艺以从混合衬底的氧化物区 去除掺杂碳的硅之后图3的局部成形半导体结构的示意图。0018图5A-5D是实施更多次均厚淀积和选择性刻蚀循环后图4的局 部成形半导体结构的示意图。0019图6示出掺杂碳的硅薄膜的无定形区的刻蚀速率随刻蚀化学药 品过程中HC1局部压强变化的图表。0020图7示出针对不同刻蚀化学药品，刻蚀速率和无定形(a) 与单晶(c)刻蚀速率比随刻蚀化学药品中GeH4流量变化的图表。0021图8示出掺杂碳的硅薄膜的无定形区的刻蚀速率随腔室压强变 化的图表。0022图9示出掺杂碳的硅本文档来自技高网...

【技术保护点】
一种在半导体窗口中选择性形成半导体材料的方法，其包括：　在化学气相淀积室中提供衬底，所述衬底包括绝缘表面和单晶半导体表面；　在所述衬底的所述绝缘表面和所述单晶半导体表面上均厚淀积半导体材料，从而使所述绝缘表面上的非外延半导体材料与所述单晶半导体表面上的外延半导体材料的厚度比率小于大约１．６∶１；以及　从所述绝缘表面上选择性去除所述非外延半导体材料，其中在所述化学气相淀积室中进行均厚淀积和选择性去除。

【技术特征摘要】
【国外来华专利技术】US 2006-6-7 60/811,703;US 2006-9-28 11/536,4631. 一种在半导体窗口中选择性形成半导体材料的方法，其包括在化学气相淀积室中提供衬底，所述衬底包括绝缘表面和单晶半导体表面；在所述衬底的所述绝缘表面和所述单晶半导体表面上均厚淀积半导体材料，从而使所述绝缘表面上的非外延半导体材料与所述单晶半导体表面上的外延半导体材料的厚度比率小于大约1.6:1；以及从所述绝缘表面上选择性去除所述非外延半导体材料，其中在所述化学气相淀积室中进行均厚淀积和选择性去除。2. 如权利要求1所述的方法，其进一步包括在多个循环中重复均厚淀 积和选择性去除，其中每个循环在所述单晶半导体表面上添加一定厚度的 外延材料。3. 如权利要求2所述的方法，其中所述半导体材料包括掺杂碳的硅。4. 如权利要求3所述的方法，其中所述掺杂碳的硅包括原子数百分比 为大约0.1%至3.6%的替代碳。5. 如权利要求2所述的方法，其中所述单晶半导体表面包括凹陷的源/ 漏区，且所述外延材料对中间沟道区施加应变。6. 如权利要求5所述的方法，其中选择性去除包括从所述凹陷的源/ 漏区的侧壁去除外延材料，而留下所述凹陷的源/漏区底部的外延材料。7. 如权利要求2所述的方法，其中均厚淀积包括非选择性淀积。8. 如权利要求2所述的方法，其中均厚淀积包括使不含卤化物的蒸汽 源流动。9. 如权利要求2所述的方法，其中均厚淀积包括在所述绝缘表面上主 要形成无定形半导体材料。10. 如权利要求2所述的方法，其中每次均厚淀积步骤在所述绝缘表面 上淀积的非外延材料厚度与在所述单晶半导体表面上淀积的外延材料厚度 之比在大约1.0:1至大约1.3:1范围内。11. 如权利要求2所述的方法，其中所述外延材料包括原位掺杂磷和碳 的硅。12. 如权利要求11所述的方法，其中所述外延材料具有在大约0.4 mQ-cm至2 mQ-cm之间的电阻系数。13. 如权利要求2所述的方法，其中均厚淀积和选择性去除均在相互 之间温差在士10。C内的条件下进行。14. 如权利要求2所述的方法，其中均厚淀积和选择性去除均在相互 之间温差在士5。C内的条件下进行。15. 如权利要求1所述的方法，其中选择性去除包括使锗源和卤化物源 流动进入所述化学气相淀积室。16. 如权利要求1所述的方法，其中均厚淀积包括使丙硅烷流动进入所 述化学气相淀积室。17. 如权利要求16所述的方法，其中均厚淀积进一步包括使适当的碳 源和适当的电掺杂剂源流动进入所述化学气相淀积室。18. —种选择性形成外延半导体材料的方法，其包括 均厚淀积半导体材料，以在衬底的单晶半导体区上形成外延材料，并在所述衬底的绝缘区上形成非外延材料；以及通过将所述均厚淀积的半导体材料暴露于刻蚀化学物质以从所述绝缘 区上选择性去除所述非外延材料，所述刻蚀化学物质包括卤化物源和锗源; 以及重复至少一次均厚淀积和选择性去除。19. 如权利要求18所述的方法，其中均厚淀积包括使丙硅烷流动进入 容纳所述衬底的化学气相淀积室中。20. 如权利要求18所述的方法，其中均厚淀积包括在每次循环中淀积 大约1 nm至10nm。21. 如权利要求18所述的方法，其中均厚淀积和选择性去除是在化学 气相淀积室中进行的等温和等压处理。22. 如权利要求18所述的方法，其中所述半导体区包括凹陷区。23. ...

【专利技术属性】
技术研发人员：M鲍尔，KD韦克斯，
申请(专利权)人：ASM美国公司，
类型：发明
国别省市：US[美国]